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公开(公告)号：KR101109198B1
公开(公告)日：2012-01-30
申请号：KR1020097023582
申请日：2009-01-22
Applicant: (주)글로넷시스템즈 , 서울대학교산학협력단
CPC classification number: H03L7/0995 , H03L7/0807 , H04L7/0079 , H04L7/033 , H04L7/0331
Abstract: 본 발명은 디지털 필터 회로(digital filter)와 디지털 제어 발진기(DCO; digitally controlled oscillator)를 사용해서 회로 전체를 디지털 회로화 한 클록 데이터 복원기에 관한 것으로서, 본 발명에 따른 디지털 제어 발진기는 복수 개의 인버터 체인을 구비하고 있으며, 각각의 인버터들에게 전원 전류를 공급하는 전원 전압과 인버터 사이에 가변 저항 스위칭 매트릭스를 구성하여 공급 전원을 변화시켜 발진 주파수를 튜닝한다.
여기서, 가변 저항 스위칭 매트릭스는 PMOS 트랜지스터 배열을 사용하여 구현하되, 낮은 레벨에서의 주파수 튜닝 스텝과 높은 레벨에서의 주파수 튜닝 스텝을 서로 균등화하기 위하여 스위칭 매트릭스의 열과 열 사이에 수직 저항을 추가로 삽입하고 있다. 또한, 지터 발생 문제를 해소하기 위하여 제1차 시그마 델타 모듈레이터를 사용해서 디더링 회로를 구현하고 있으며, 세그먼트 써모미터 방식을 적용하여 적은 개수의 라우팅 라인으로 디지털 제어 발진기를 튜닝하고 있다.-
公开(公告)号：KR1020100088653A
公开(公告)日：2010-08-10
申请号：KR1020097023582
申请日：2009-01-22
Applicant: (주)글로넷시스템즈 , 서울대학교산학협력단
CPC classification number: H03L7/0995 , H03L7/0807 , H04L7/0079 , H04L7/033 , H04L7/0331
Abstract: PURPOSE: All-digital clock data recovery device and a transceiver implemented thereof are provided to digitalize the whole of a clock data restoring unit by implementing a charge pump circuit and a voltage controlled generator with a digital circuit. CONSTITUTION: A phase detector(10) samples serial data. A phase detector outputs the digital signal sequence of data and edge. A deserializer changes the digital signal sequence into a bus signal. A digital controlled oscillator(200) is comprised of a multi-stage inverter chain. The digital controlled oscillator comprises a variable resistance switching matrix the digital controlled oscillator generates a clock having an adjusted oscillation frequency. The digital controlled oscillator provides a clock to the phase detector.
Abstract translation: 目的：提供全数字时钟数据恢复装置及其实现的收发器，通过实现电荷泵电路和具有数字电路的电压控制发生器来数字化整个时钟数据恢复单元。 构成：相位检测器（10）对串行数据进行采样。 相位检测器输出数字信号的数据和边沿。 解串器将数字信号序列改变为总线信号。 数字控制振荡器（200）由多级反相器链组成。 数字控制振荡器包括可变电阻开关矩阵，数字控制振荡器产生具有调整的振荡频率的时钟。 数字控制振荡器为相位检测器提供时钟。
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公开(公告)号：KR100687631B1
公开(公告)日：2007-03-08
申请号：KR1020060010184
申请日：2006-02-02
Applicant: (주)글로넷시스템즈 , 재단법인서울대학교산학협력재단
IPC: H04B1/40
Abstract: A driver for low power and large signal, and an ethernet transceiver having the same are provided to satisfy a dynamic range of voltage required for 10BASET-T, 100BASE-TX and 1000BASE-T standards and guarantee low power consumption and wide power dynamic range. Voltage buffers receive input signals by input nodes(302,402), and when the input signals are high signals, the voltage buffers output supply voltages(VDD) to output nodes(303,403), and when the input signals are low signals, the voltage buffers output a zero potential. The first current sources(306,406) are disposed in a direction that current flows to nodes(305,405) to pull up voltages of nodes(305,405), and the second current sources(307,407) are disposed in a direction that current is synchronized to a ground point to pull down voltages of the nodes(305,405). When input signals applied to the input nodes(302,402) are high signals, the first switches(308,408) provided between the first current sources(306,406) and the nodes(305,405) connect the first current sources(306,406) to the nodes(305,405), and the second nodes(309.409) provided between the second current sources(307,407) and the nodes(305,405) disconnect the second current sources(307,407) form the nodes(305,405).
Abstract translation: 低功耗和大信号驱动器以及具有该驱动器的以太网收发器可满足10BASE-T，100BASE-TX和1000BASE-T标准所需的电压动态范围，并保证低功耗和宽动态范围。 电压缓冲器通过输入节点（302,402）接收输入信号，并且当输入信号是高信号时，电压缓冲器向输出节点（303,403）输出电源电压（VDD），并且当输入信号是低信号时，电压缓冲器输出 零电位。 第一电流源（306,406）沿电流流向节点（305,405）的方向设置以提升节点（305,405）的电压，并且第二电流源（307,407）设置在电流与地面同步的方向 指向下拉节点（305,405）的电压。 当施加到输入节点（302,402）的输入信号是高信号时，设置在第一电流源（306,406）和节点（305,405）之间的第一开关（308,408）将第一电流源（306,406）连接到节点（305,405） ，并且设置在第二电流源（307,407）与节点（305,405）之间的第二节点（309.409）从节点（305,405）断开第二电流源（307,407）。
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公开(公告)号：KR100684115B1
公开(公告)日：2007-02-16
申请号：KR1020060010766
申请日：2006-02-03
Applicant: 재단법인서울대학교산학협력재단 , (주)글로넷시스템즈
IPC: G11C15/00
Abstract: A range-matching cell and a CAM(Content Addressable Memories) using the same are provided to use a memory more efficiently, by providing an amplitude comparison operator in performing range searching using amplitude comparison. A bit line pair comprises a bit line(BL) and an inverted bit line(/BL) for transmitting data. A memory cell(100) is connected to a word line and the bit line pair, and stores the data transmitted through the bit line pair when the word line is enabled. A search line pair comprises a search line(SL) and an inverted search line(/SL) for transmitting search data. A first comparison part(110) is connected to the memory cell, the search line pair and a match line(ML), and turns on or off a first switching device serially connected to the match line in response to the data stored in the memory cell and the search data transmitted through the search line. A second comparison part(120) connects the match line to a ground voltage or a predetermined voltage in response to the search data transmitted through the search line and the stored operator data when the first switching device is turned off.
Abstract translation: 通过在使用幅度比较执行范围搜索时提供幅度比较运算器，提供范围匹配单元和使用该单元的CAM（内容可寻址存储器）以更高效地使用存储器。 位线对包括用于传输数据的位线（BL）和反转位线（/ BL）。 存储器单元（100）连接到字线和位线对，并且当字线被使能时存储通过位线对传输的数据。 搜索线对包括用于发送搜索数据的搜索线（SL）和反向搜索线（SL）。 第一比较部分（110）连接到存储单元，搜索线对和匹配线（ML），并且响应于存储在存储器中的数据而打开或关闭串行连接到匹配线的第一开关装置 小区和通过搜索线传输的搜索数据。 当第一开关装置断开时，第二比较部分（120）响应于通过搜索线传输的搜索数据和存储的操作者数据将匹配线连接到地电压或预定电压。
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公开(公告)号：WO2016021840A1
公开(公告)日：2016-02-11
申请号：PCT/KR2015/007049
申请日：2015-07-08
Applicant: 서울대학교산학협력단
CPC classification number: H03L7/0812 , H03L7/0891
Abstract: 본 발명에 따른 전압제어 지연라인과 위상 검출기를 포함하는 지연 동기화 루프에 있어서, 상기 위상 검출기(100)는, 클럭에 기반하여 데이터 신호를 샘플링하되 유닛 인터벌의 반에 해당하는 시간 간격을 가진 복수의 샘플을 생성하는 샘플러부(120); 상기 샘플러부(120)에서 생성되는 복수의 샘플 중 일련의 샘플들을 선택하되, 모드 선택 신호에 따라 홀수번째 샘플부터 시작하는 일련의 샘플들을 선택하거나 짝수번째 샘플부터 시작하는 일련의 샘플들을 선택하는 모드 선택부(130); 상기 모드 선택부(130)에서 출력되는 일련의 샘플들에 대하여 인접하는 샘플끼리 XOR하여 출력하는 XOR부(140);를 포함하며, 상기 XOR부(140)의 출력은 상기 전압제어 지연라인을 제어하는 데 이용되는 것을 특징으로 한다. 본 발명에 따르면, 많은 전력을 소모하고 칩면적을 차지하는 전압제어 지연라인의 소모 전력 및 면적을 대폭 줄일 수 있는 줄일 수 있게 되는 효과가 있다.
Abstract translation: 根据本发明的延迟同步环路包括电压控制延迟线和相位检测器，所述相位检测器包括：采样器单元，用于根据时钟对数据信号进行采样，采样器单元产生 多个样本具有对应于单位间隔的一半的时间间隔; 模式选择单元，用于选择由采样器单元生成的多个样本中的一系列采样;模式选择单元，选择从奇数样本开始的一系列样本或选择一系列 根据模式选择信号从偶数样本开始的样本; 和XOR单元，其中从模式选择单元（130）输出的一系列样本与相邻采样执行XOR，用于输出XOR的结果，其中XOR单元（140）的输出用于控制 电压控制延时线。 本发明可以大大降低功耗和电压控制延迟线的占用大量电力并占用芯片面积的区域。
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Patent Agency Ranking
公开(公告)号：WO2012115288A1
公开(公告)日：2012-08-30
申请号：PCT/KR2011/001117
申请日：2011-02-21
Applicant: 서울대학교산학협력단 , 정덕균 , 윤여환
CPC classification number: H03H7/38 , G06F13/4086
Abstract: 본 발명은 각각의 노드 브랜치에서 저항을 사용하면서도 라인 임피던스를 함께 조정할 수 있는 혼합형(hybrid) 임피던스 정합 방법을 제공한다. 본 발명에 따른 혼합형 임피던스 정합 방법은 슬레이브에 균일한 전력을 전송할 수 있고, 라인 임피던스를 적절히 조절할 수 있는 효과가 있다.
Abstract translation: 本发明涉及一种在每个节点分支中同时使用电阻和调整线路阻抗的混合阻抗匹配方法。 根据本发明的混合阻抗匹配方法向从机发送均匀的功率并适当调整线路阻抗。
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公开(公告)号：WO2011139000A1
公开(公告)日：2011-11-10
申请号：PCT/KR2010/003516
申请日：2010-06-01
Applicant: 서울대학교산학협력단 , 정덕균 , 이상윤 , 임동혁 , 최우석
IPC: H03K19/0948 , H03F3/70 , H03F3/45
CPC classification number: H03F3/70 , H03F3/45179 , H03F2203/45512
Abstract: 본 발명은 캐스코드 연결된 한 쌍의 PMOS 트랜지스터의 각각의 게이트 사이와, 캐스코드 연결된 한 쌍의 NMOS 트랜지스터의 각각의 게이트 사이에 부트스트랩 캐패시터를 설치하고, 데이터 샘플링 단계(Φ 1 )에서는 전류기근을 통해 PMOS 트랜지스터와 NMOS 트랜지스터를 모두 약반전 동작시켜 부트스트랩 캐패시터에 입력 전압(V IN )과 기준전압(V BP , V BN ) 사이의 전위차에 대응된 전하를 저장하였다가, 전하전달 단계(Φ 2A )에서는 입력전압이 극성에 따라 NMOS 트랜지스터 쌍 또는 PMOS 트랜지스터 쌍 중 어느 한 쌍을 강반전으로 구동하고 다른 한 쌍은 컷오프 동작하도록 하여 넓은 대역폭을 확보하도록 하고, 전하전달 후 정상상태 단계(Φ 2B )에서는 PMOS 트랜지스터와 NMOS 트랜지스터를 모두 약반전 회귀시켜 높은 이득과 함께 전력소모를 방지하는 방식을 제공한다.
Abstract translation: 在一对级联连接的PMOS晶体管的栅极和一对级联连接的NMOS晶体管的栅极之间分别安装自举电容器。 在数据采样步骤（F1）中，所有PMOS晶体管和NMOS晶体管都通过电流不足而弱反转，使得对应于输入电压（VIN）和参考电压（VBP，VBN）之间的电位差的电荷存储在 自举电容 在电荷转移步骤（F2A）中，输入电压根据极性强制地颠倒NMOS晶体管对或PMOS晶体管对中的一个，并且剩余的一对被切断，从而确保宽带宽。 在电荷转移之后，在正常状态步骤（F2B）中，所有PMOS晶体管和NMOS晶体管都返回到弱反转状态，以获得高增益并防止浪费电力。
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公开(公告)号：KR102090017B1
公开(公告)日：2020-03-17
申请号：KR1020160110461
申请日：2016-08-30
Applicant: 에스케이하이닉스 주식회사 , 서울대학교산학협력단
IPC: H04B1/10
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公开(公告)号：KR101545645B1
公开(公告)日：2015-08-20
申请号：KR1020090023855
申请日：2009-03-20
Applicant: 삼성디스플레이 주식회사 , 서울대학교산학협력단
CPC classification number: G09G3/20 , G09G3/3648 , G09G2310/08 , G09G2370/08 , H03K7/04
Abstract: 신호를변복조하는방법에서, 외부에서제공되는입력클럭신호를근거로생성된 (n+1)개의지연클럭신호들(여기서, n은자연수)을이용하여, 외부에서제공되는입력데이터신호에포함된데이터정보와입력클럭신호에포함된클럭정보를전송신호로변조한다. 전송신호에포함된클럭정보를근거로생성된 (m+1)개(여기서, m은 n보다작은자연수)의지연클럭신호들을이용하여, 전송신호를클럭정보가복원된클럭신호및 데이터정보가복원된데이터신호로복조한다. 표시장치의표시품질이향상되고, 제조비용이감소된다.
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公开(公告)号：KR1020150057631A
公开(公告)日：2015-05-28
申请号：KR1020130141230
申请日：2013-11-20
Applicant: 에스케이하이닉스 주식회사 , 서울대학교산학협력단
IPC: H04L7/02
CPC classification number: H04L7/0041 , H03K5/131 , H03K5/135 , H03K2005/0011 , H04L7/0008 , H04L7/0338 , H04L7/10 , H04L25/03057 , H04L25/14
Abstract: 본기술은데이터채널과클록채널이구분된시스템에사용되는수신장치, 이를포함하는시스템및 그캘리브레이션방법에관한것이다. 본기술에의한수신장치는클록채널을통해수신된제 1 클록신호를임의로지정된시간동안지연하여제 2 클록신호를출력하는고정지연부, 제 1 제어신호에따라상기제 1 클록신호를지연하여출력하는제 1 지연부, 상기제 1 지연부의출력에따라데이터채널로부터수신된데이터신호를샘플링하여제 1 데이터신호를출력하는제 1 데이터샘플링부, 제 2 제어신호에따라상기제 1 데이터신호를지연하여제 2 데이터신호를출력하는제 2 지연부, 상기제 2 클록신호에따라상기제 2 데이터신호를샘플링하는제 2 데이터샘플링부및 상기제 1 제어신호와상기제 2 제어신호를출력하는지연제어부를포함할수 있다.
Abstract translation: 本技术涉及用于具有数据信道和时钟信道的系统的接收机，包括接收机的系统及其校准方法。 接收机可以包括：固定延迟部分，其将通过时钟信道接收的第一时钟信号延迟预设时间并输出第二时钟信号; 第一延迟部，其根据第一控制信号延迟并输出第一时钟信号; 第一数据采样部，根据第一延迟部的输出对从数据信道接收的数据信号进行采样，并输出第一数据信号; 第二延迟部，其根据第二控制信号延迟所述第一数据信号，并输出第二数据信号; 第二数据采样部，其根据所述第二时钟信号对所述第二数据信号进行采样; 以及延迟控制部分，其输出第一控制信号和第二控制信号。
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