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公开(公告)号：WO2016021840A1
公开(公告)日：2016-02-11
申请号：PCT/KR2015/007049
申请日：2015-07-08
Applicant: 서울대학교산학협력단
CPC classification number: H03L7/0812 , H03L7/0891
Abstract: 본 발명에 따른 전압제어 지연라인과 위상 검출기를 포함하는 지연 동기화 루프에 있어서, 상기 위상 검출기(100)는, 클럭에 기반하여 데이터 신호를 샘플링하되 유닛 인터벌의 반에 해당하는 시간 간격을 가진 복수의 샘플을 생성하는 샘플러부(120); 상기 샘플러부(120)에서 생성되는 복수의 샘플 중 일련의 샘플들을 선택하되, 모드 선택 신호에 따라 홀수번째 샘플부터 시작하는 일련의 샘플들을 선택하거나 짝수번째 샘플부터 시작하는 일련의 샘플들을 선택하는 모드 선택부(130); 상기 모드 선택부(130)에서 출력되는 일련의 샘플들에 대하여 인접하는 샘플끼리 XOR하여 출력하는 XOR부(140);를 포함하며, 상기 XOR부(140)의 출력은 상기 전압제어 지연라인을 제어하는 데 이용되는 것을 특징으로 한다. 본 발명에 따르면, 많은 전력을 소모하고 칩면적을 차지하는 전압제어 지연라인의 소모 전력 및 면적을 대폭 줄일 수 있는 줄일 수 있게 되는 효과가 있다.
Abstract translation: 根据本发明的延迟同步环路包括电压控制延迟线和相位检测器，所述相位检测器包括：采样器单元，用于根据时钟对数据信号进行采样，采样器单元产生 多个样本具有对应于单位间隔的一半的时间间隔; 模式选择单元，用于选择由采样器单元生成的多个样本中的一系列采样;模式选择单元，选择从奇数样本开始的一系列样本或选择一系列 根据模式选择信号从偶数样本开始的样本; 和XOR单元，其中从模式选择单元（130）输出的一系列样本与相邻采样执行XOR，用于输出XOR的结果，其中XOR单元（140）的输出用于控制 电压控制延时线。 本发明可以大大降低功耗和电压控制延迟线的占用大量电力并占用芯片面积的区域。
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公开(公告)号：WO2012115288A1
公开(公告)日：2012-08-30
申请号：PCT/KR2011/001117
申请日：2011-02-21
Applicant: 서울대학교산학협력단 , 정덕균 , 윤여환
CPC classification number: H03H7/38 , G06F13/4086
Abstract: 본 발명은 각각의 노드 브랜치에서 저항을 사용하면서도 라인 임피던스를 함께 조정할 수 있는 혼합형(hybrid) 임피던스 정합 방법을 제공한다. 본 발명에 따른 혼합형 임피던스 정합 방법은 슬레이브에 균일한 전력을 전송할 수 있고, 라인 임피던스를 적절히 조절할 수 있는 효과가 있다.
Abstract translation: 本发明涉及一种在每个节点分支中同时使用电阻和调整线路阻抗的混合阻抗匹配方法。 根据本发明的混合阻抗匹配方法向从机发送均匀的功率并适当调整线路阻抗。
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公开(公告)号：WO2011139000A1
公开(公告)日：2011-11-10
申请号：PCT/KR2010/003516
申请日：2010-06-01
Applicant: 서울대학교산학협력단 , 정덕균 , 이상윤 , 임동혁 , 최우석
IPC: H03K19/0948 , H03F3/70 , H03F3/45
CPC classification number: H03F3/70 , H03F3/45179 , H03F2203/45512
Abstract: 본 발명은 캐스코드 연결된 한 쌍의 PMOS 트랜지스터의 각각의 게이트 사이와, 캐스코드 연결된 한 쌍의 NMOS 트랜지스터의 각각의 게이트 사이에 부트스트랩 캐패시터를 설치하고, 데이터 샘플링 단계(Φ 1 )에서는 전류기근을 통해 PMOS 트랜지스터와 NMOS 트랜지스터를 모두 약반전 동작시켜 부트스트랩 캐패시터에 입력 전압(V IN )과 기준전압(V BP , V BN ) 사이의 전위차에 대응된 전하를 저장하였다가, 전하전달 단계(Φ 2A )에서는 입력전압이 극성에 따라 NMOS 트랜지스터 쌍 또는 PMOS 트랜지스터 쌍 중 어느 한 쌍을 강반전으로 구동하고 다른 한 쌍은 컷오프 동작하도록 하여 넓은 대역폭을 확보하도록 하고, 전하전달 후 정상상태 단계(Φ 2B )에서는 PMOS 트랜지스터와 NMOS 트랜지스터를 모두 약반전 회귀시켜 높은 이득과 함께 전력소모를 방지하는 방식을 제공한다.
Abstract translation: 在一对级联连接的PMOS晶体管的栅极和一对级联连接的NMOS晶体管的栅极之间分别安装自举电容器。 在数据采样步骤（F1）中，所有PMOS晶体管和NMOS晶体管都通过电流不足而弱反转，使得对应于输入电压（VIN）和参考电压（VBP，VBN）之间的电位差的电荷存储在 自举电容 在电荷转移步骤（F2A）中，输入电压根据极性强制地颠倒NMOS晶体管对或PMOS晶体管对中的一个，并且剩余的一对被切断，从而确保宽带宽。 在电荷转移之后，在正常状态步骤（F2B）中，所有PMOS晶体管和NMOS晶体管都返回到弱反转状态，以获得高增益并防止浪费电力。
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公开(公告)号：KR102090017B1
公开(公告)日：2020-03-17
申请号：KR1020160110461
申请日：2016-08-30
Applicant: 에스케이하이닉스 주식회사 , 서울대학교산학협력단
IPC: H04B1/10
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公开(公告)号：KR101545645B1
公开(公告)日：2015-08-20
申请号：KR1020090023855
申请日：2009-03-20
Applicant: 삼성디스플레이 주식회사 , 서울대학교산학협력단
CPC classification number: G09G3/20 , G09G3/3648 , G09G2310/08 , G09G2370/08 , H03K7/04
Abstract: 신호를변복조하는방법에서, 외부에서제공되는입력클럭신호를근거로생성된 (n+1)개의지연클럭신호들(여기서, n은자연수)을이용하여, 외부에서제공되는입력데이터신호에포함된데이터정보와입력클럭신호에포함된클럭정보를전송신호로변조한다. 전송신호에포함된클럭정보를근거로생성된 (m+1)개(여기서, m은 n보다작은자연수)의지연클럭신호들을이용하여, 전송신호를클럭정보가복원된클럭신호및 데이터정보가복원된데이터신호로복조한다. 표시장치의표시품질이향상되고, 제조비용이감소된다.
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Patent Agency Ranking
公开(公告)号：KR1020150057631A
公开(公告)日：2015-05-28
申请号：KR1020130141230
申请日：2013-11-20
Applicant: 에스케이하이닉스 주식회사 , 서울대학교산학협력단
IPC: H04L7/02
CPC classification number: H04L7/0041 , H03K5/131 , H03K5/135 , H03K2005/0011 , H04L7/0008 , H04L7/0338 , H04L7/10 , H04L25/03057 , H04L25/14
Abstract: 본기술은데이터채널과클록채널이구분된시스템에사용되는수신장치, 이를포함하는시스템및 그캘리브레이션방법에관한것이다. 본기술에의한수신장치는클록채널을통해수신된제 1 클록신호를임의로지정된시간동안지연하여제 2 클록신호를출력하는고정지연부, 제 1 제어신호에따라상기제 1 클록신호를지연하여출력하는제 1 지연부, 상기제 1 지연부의출력에따라데이터채널로부터수신된데이터신호를샘플링하여제 1 데이터신호를출력하는제 1 데이터샘플링부, 제 2 제어신호에따라상기제 1 데이터신호를지연하여제 2 데이터신호를출력하는제 2 지연부, 상기제 2 클록신호에따라상기제 2 데이터신호를샘플링하는제 2 데이터샘플링부및 상기제 1 제어신호와상기제 2 제어신호를출력하는지연제어부를포함할수 있다.
Abstract translation: 本技术涉及用于具有数据信道和时钟信道的系统的接收机，包括接收机的系统及其校准方法。 接收机可以包括：固定延迟部分，其将通过时钟信道接收的第一时钟信号延迟预设时间并输出第二时钟信号; 第一延迟部，其根据第一控制信号延迟并输出第一时钟信号; 第一数据采样部，根据第一延迟部的输出对从数据信道接收的数据信号进行采样，并输出第一数据信号; 第二延迟部，其根据第二控制信号延迟所述第一数据信号，并输出第二数据信号; 第二数据采样部，其根据所述第二时钟信号对所述第二数据信号进行采样; 以及延迟控制部分，其输出第一控制信号和第二控制信号。
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公开(公告)号：KR101463894B1
公开(公告)日：2014-11-21
申请号：KR1020130014243
申请日：2013-02-08
Applicant: 서울대학교산학협력단
Abstract: 본 발명에 따른 터치스크린 감지 장치(100)는, 정전 용량 방식의 터치스크린 패널(20)에 대한 터치 입력의 감지를 위한 것으로서, 상기 터치스크린 패널(20)의 드라이빙 라인에 가해지는 구동 신호를 생성하는 구동 신호 생성부(300); 및 상기 터치스크린 패널(20)의 센싱 라인으로부터 출력되는 전하 신호를 전압 신호로 변환하는 전하 신호 변환부(200);를 적어도 포함하는 터치스크린 감지 장치에 있어서,
상기 전하 신호 변환부(200)의 비반전 입력단에 인가되는 참조 신호를 생성하되, 상기 참조 신호는 상기 구동 신호의 주파수와 동일한 주파수의 주기 신호로서 상기 구동 신호 또는 외부 신호를 이용하여 생성하는 참조 신호 생성부(100);를 더 포함하는 것을 특징으로 하는 한다.
본 발명에 따르면, 전하 신호의 오프셋 값을 최소화 또는 제거할 수 있으며, 피드백 캐패시터의 크기를 최소화할 수 있으며, 효율적인 ADC의 입력 다이나믹 레인지 사용이 가능함과 동시에 정밀한 터치 감지를 용이하게 하는 효과가 있다.-
公开(公告)号：KR1020140101470A
公开(公告)日：2014-08-20
申请号：KR1020130014243
申请日：2013-02-08
Applicant: 서울대학교산학협력단
Abstract: According to the present invention, a touchscreen sensing device (10) is provided to detect an input of a touch on a capacitive touchscreen panel (20). The touchscreen sensing device at least includes a drive signal generating unit (300) which generates a drive signal applied to a driving line of the touchscreen panel (20); and a charge signal converting unit (200) which converts a charge signal outputted from a sensing line of the touchscreen panel (20) into a voltage signal. The touchscreen sensing device further includes a reference signal generating unit (100) which generates a reference signal applied to a non-inverting input end of the charge signal converting unit (200), wherein the reference signal is generated as a cycle signal of the same frequency as the frequency of the drive signal by using the drive signal or an external signal. According to the present invention, an offset value of a charge signal can be minimized or eliminated, the size of a feedback capacitor can be minimized, and accurate touch sensing can be facilitated while enabling an efficient use of an input dynamic range of an ADC.
Abstract translation: 根据本发明，提供触摸屏感测装置（10）以检测电容式触摸屏面板（20）上的触摸的输入。 触摸屏感测装置至少包括产生施加到触摸屏面板（20）的驱动线的驱动信号的驱动信号产生单元（300）。 以及将从触摸屏面板（20）的检测线输出的充电信号变换为电压信号的充电信号转换单元（200）。 触摸屏感测装置还包括参考信号产生单元（100），其产生施加到充电信号转换单元（200）的非反相输入端的参考信号，其中参考信号被生成为相同的周期信号 通过使用驱动信号或外部信号作为驱动信号的频率。 根据本发明，可以最小化或消除充电信号的偏移值，可以使反馈电容器的尺寸最小化，并且可以有助于ADC的输入动态范围的有效使用，从而可以促进精确的触摸感测。
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公开(公告)号：KR1020140063184A
公开(公告)日：2014-05-27
申请号：KR1020120130239
申请日：2012-11-16
Applicant: 에스케이하이닉스 주식회사 , 서울대학교산학협력단
IPC: H04L27/01
CPC classification number: H04L27/01 , H04L25/03038 , H04L25/03057 , H04L25/03267 , H04L25/03885 , H04L25/03949 , H04L2025/0349
Abstract: The present invention provides an equalizer capable of removing the influence of a post cursor and reducing phasing time while reducing the size of hardware and an operation method for the same. The equalizer includes a sampler sampling enhanced data rates for global evolution and data in an input signal or a guide signal guided from the input signal; a clock generation unit determining sampling timing of the data or sampling timing of the enhanced data rates for global evolution from the enhanced data rates for global evolution and the data; and a control unit controlling the sampling timing of the data and the sampling timing of the enhanced data rates for global evolution according to the data and the enhanced data rates for global evolution.
Abstract translation: 本发明提供一种均衡器，其能够消除后光标的影响并减少相位时间同时减小硬件的尺寸及其操作方法。 均衡器包括采样器采样增强的数据速率用于全局演变和输入信号中的数据或从输入信号引导的引导信号; 时钟生成单元，用于从全球演进和数据的增强数据速率确定全局演进的增强数据速率的采样定时或采样定时; 以及控制单元，根据全球演进的数据和增强的数据速率来控制数据的采样定时和全球演进的增强数据速率的采样定时。
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公开(公告)号：KR1020110123316A
公开(公告)日：2011-11-15
申请号：KR1020100042733
申请日：2010-05-07
Applicant: 서울대학교산학협력단
IPC: H03K19/0948 , H03F3/70 , H03F3/45
CPC classification number: H03F3/70 , H03F3/45179 , H03F2203/45512
Abstract: PURPOSE: A dynamic bias current famine type inverter and a low power delta-sigma modulator using the same are provided to minimize an output error by offering high gain while minimizing power consumption. CONSTITUTION: A dynamic bias current famine type inverter cascade-interlinks first PMOS(P-channel Metal Oxide Semiconductor) transistors(300,330) and second PMOS transistors(310,320). The dynamic bias current famine type inverter cascade-interlinks first NMOS(N-channel Metal Oxide Semiconductor) transistors(210,230) and second NMOS transistors(200,220). First bootstrap capacitors(100,120) are installed between a gate of the first PMOS transistor and a gate of the second PMOS transistor. Second bootstrap capacitors(110,130) are installed between the gate of the second NMOS transistor and the first NMOS transistor.
Abstract translation: 目的：提供动态偏置电流饥饿型逆变器和使用其的低功率Δ-Σ调制器，以通过在最小化功耗的同时提供高增益来最小化输出误差。 构成：动态偏置电流饥饿型逆变器级联 - 互连第一PMOS（P沟道金属氧化物半导体）晶体管（300,330）和第二PMOS晶体管（310,320）。 动态偏置电流饥饿型逆变器级联 - 互连第一NMOS（N沟道金属氧化物半导体）晶体管（210,230）和第二NMOS晶体管（200,220）。 第一自举电容器（100,120）安装在第一PMOS晶体管的栅极和第二PMOS晶体管的栅极之间。 第二自举电容器（110,130）安装在第二NMOS晶体管的栅极和第一NMOS晶体管之间。
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