Patent search ap:("(주)제퍼로직") AND inv:"정종척" Page 1

1.

发明公开
CMOS 트랜지스터의 PMOS 트랜지스터 게이트 전압 제어 회로 失效
Title translation: 用于高压容许结构的输出驱动电路设计

公开(公告)号：KR1020060105256A

公开(公告)日：2006-10-11

申请号：KR1020050027879

申请日：2005-04-04

Applicant: (주)제퍼로직

Inventor： 정종척

IPC: H03K19/00 , H03K19/017

CPC classification number: H03K19/0016 , H03K19/0013 , H03K19/01721

Abstract: 입출력 구조를 갖는 CMOS(상보형 MOS 트랜지스터)의 출력 구동회로가 3상태(Tri-state)에서 출력에 전원보다 높은 전압인 인가될 경우에도 신뢰성에 문제가 되지 않는 회로구조이며, 외부의 초기 전압이 전원과 동일한 전압일 경우에도 풀다운 저항에 의하여 풀다운 기능이 온전히 수행되는 구조.
칩(chip), 전원, 신호, 고전압 수용(High Voltage Tolerance), 풀다운(Pull-down)

2.

发明授权
CMOS 트랜지스터의 PMOS 트랜지스터 게이트 전압 제어 회로 失效
Title translation: CMOS晶体管的PMOS晶体管栅极电压控制电路

公开(公告)号：KR101231125B1

公开(公告)日：2013-02-07

申请号：KR1020050027879

申请日：2005-04-04

Applicant: (주)제퍼로직

Inventor： 정종척

IPC: H03K19/00 , H03K19/017

Abstract: 입출력 구조를 갖는 CMOS(상보형 MOS 트랜지스터)의 출력 구동회로가 3상태(Tri-state)에서 출력에 전원보다 높은 전압인 인가될 경우에도 신뢰성에 문제가 되지 않는 회로구조이며, 외부의 초기 전압이 전원과 동일한 전압일 경우에도 풀다운 저항에 의하여 풀다운 기능이 온전히 수행되는 구조.
칩(chip), 전원, 신호, 고전압 수용(High Voltage Tolerance), 풀다운(Pull-down)

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