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公开(公告)号：CN119364764A
公开(公告)日：2025-01-24
申请号：CN202410431957.5
申请日：2024-04-11
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体装置。所述半导体装置包括外围电路结构和堆叠在外围电路结构上的单元结构。单元结构包括：多个栅电极，在竖直方向上彼此间隔开；沟道结构，穿过所述多个栅电极并在竖直方向上延伸，沟道结构具有靠近外围电路结构的第一端和与第一端相对的第二端；以及共源极层，覆盖沟道结构的第二端。沟道结构包括在竖直方向上延伸的沟道层，共源极层包括第一区域和第二区域，第一区域和第二区域包含不同导电类型的杂质，并且共源极层的第一区域连接到沟道层的至少一部分。
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公开(公告)号：CN110729304A
公开(公告)日：2020-01-24
申请号：CN201910639467.3
申请日：2019-07-16
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11582 , H01L29/792
Abstract: 一种三维(3D)半导体存储器件可以包括：堆叠结构，包括顺序地堆叠在衬底上的栅电极；以及穿透堆叠结构的垂直沟道。栅电极可以包括顺序地堆叠在衬底上的地选择栅电极、单元栅电极、串选择栅电极和擦除栅电极。
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公开(公告)号：CN115915769A
公开(公告)日：2023-04-04
申请号：CN202211211466.7
申请日：2022-09-30
Applicant: 三星电子株式会社
IPC: H10B43/35
Abstract: 一种垂直非易失性存储器设备，包括：存储器堆叠结构，包括栅极线和层间绝缘层，以及在堆叠方向上延伸的沟道孔；沟道层，在沟道孔中并且在堆叠方向上延伸；以及信息存储结构，包括从栅极线到沟道层在水平方向上顺序地布置的复合阻挡绝缘层、电荷存储层和隧穿绝缘层，其中，复合阻挡绝缘层包括介电常数高于氧化硅的金属氧化物，并且复合阻挡绝缘层包括在栅极线的侧面上的第一阻挡绝缘层以及在第一阻挡绝缘层和电荷存储层之间并且氧化密度低于第一阻挡绝缘层的第二阻挡绝缘层。
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公开(公告)号：CN111162089B
公开(公告)日：2025-05-06
申请号：CN201910628158.6
申请日：2019-07-12
Applicant: 三星电子株式会社
Abstract: 提供了一种垂直半导体装置。所述垂直半导体装置可以包括多个沟道连接图案、下绝缘层、支撑层、堆叠结构和沟道结构。沟道连接图案可以接触基底。下绝缘层可以形成在沟道连接图案上。支撑层可以形成在下绝缘层上以与沟道连接图案间隔开。支撑层可以包括掺杂有杂质的多晶硅。堆叠结构可以形成在支撑层上，堆叠结构可以包括绝缘层和栅电极以形成存储器单元串。沟道结构可以穿过堆叠结构、支撑层和下绝缘层。沟道结构可以包括电荷存储结构和沟道。沟道可以接触沟道连接图案。电荷存储结构和沟道可以设置为面对栅电极和支撑层。支撑层可以作为GIDL(栅极感应漏极泄漏)晶体管的栅极。
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Patent Agency Ranking
公开(公告)号：CN111916129A
公开(公告)日：2020-11-10
申请号：CN202010272691.6
申请日：2020-04-09
Applicant: 三星电子株式会社
IPC: G11C16/14
Abstract: 一种非易失性存储器设备的操作方法，其中该非易失性存储器设备包括单元串，其中该单元串包括串联在位线与共源极线之间并堆叠在垂直于基板的方向上的多个单元晶体管，该方法包括：对多个单元晶体管中的擦除控制晶体管进行编程；以及在擦除控制晶体管被编程之后，将擦除电压施加到共源极线或位线，并且将擦除控制电压施加到连接到擦除控制晶体管的擦除控制线，其中，擦除控制电压小于擦除电压且大于接地电压，并且其中，擦除控制晶体管在多个单元晶体管中的接地选择晶体管与共源极线之间，或者在多个单元晶体管中的串选择晶体管与位线之间。
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公开(公告)号：CN111162089A
公开(公告)日：2020-05-15
申请号：CN201910628158.6
申请日：2019-07-12
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/11578
Abstract: 提供了一种垂直半导体装置。所述垂直半导体装置可以包括多个沟道连接图案、下绝缘层、支撑层、堆叠结构和沟道结构。沟道连接图案可以接触基底。下绝缘层可以形成在沟道连接图案上。支撑层可以形成在下绝缘层上以与沟道连接图案间隔开。支撑层可以包括掺杂有杂质的多晶硅。堆叠结构可以形成在支撑层上，堆叠结构可以包括绝缘层和栅电极以形成存储器单元串。沟道结构可以穿过堆叠结构、支撑层和下绝缘层。沟道结构可以包括电荷存储结构和沟道。沟道可以接触沟道连接图案。电荷存储结构和沟道可以设置为面对栅电极和支撑层。支撑层可以作为GIDL(栅极感应漏极泄漏)晶体管的栅极。
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公开(公告)号：CN109103198B
公开(公告)日：2023-10-24
申请号：CN201810585838.X
申请日：2018-06-08
Applicant: 三星电子株式会社
Abstract: 本公开提供了半导体器件及其制造方法。一种半导体器件包括：在基板上的多个沟道结构，每个沟道结构在垂直于基板的第一方向上延伸并具有栅极绝缘层和沟道层；公共源极延伸区，包括具有n型导电性的第一半导体层，在基板和沟道结构之间；多个栅电极，在公共源极延伸区上并在每个沟道结构的侧壁上在第一方向上彼此间隔开；以及在基板上的公共源极区，与公共源极延伸区接触并包括具有n型导电性的第二半导体层，其中每个沟道结构的栅极绝缘层延伸以覆盖公共源极延伸区的上表面以及底表面的至少一部分。
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公开(公告)号：CN112447237A
公开(公告)日：2021-03-05
申请号：CN202010543803.7
申请日：2020-06-15
Applicant: 三星电子株式会社
IPC: G11C16/14
Abstract: 提供了半导体器件及操作半导体器件的方法。所述半导体器件包括源极层、多个沟道结构、多个栅电极和公共源极线。所述多个栅电极中的至少一个栅电极提供GIDL线。在擦除操作期间，施加到所述公共源极线的擦除电压达到目标电压，并且在所述擦除电压达到所述目标电压之后，将阶跃增量电压增加到所述擦除电压，使得所述擦除电压的电压电平高于所述目标电压的电压电平。在所需时间段内已经增加了所述阶跃增量电压之后，在所述擦除操作的剩余操作中，所述擦除电压的电压电平减小到所述目标电压的电压电平。
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公开(公告)号：CN112071848A
公开(公告)日：2020-12-11
申请号：CN202010325279.6
申请日：2020-04-23
Applicant: 三星电子株式会社
IPC: H01L27/11563 , H01L27/11565 , H01L27/11578 , H01L27/11582
Abstract: 一种半导体器件包括：衬底；下结构，所述下结构包括位于所述衬底上的密封层和位于所述密封层上的支撑层，所述密封层和所述支撑层都包括半导体材料；模制结构，所述模制结构位于所述下结构上，并且包括交替地堆叠的层间绝缘膜和导电膜；沟道孔，所述沟道孔穿透所述模制结构；沟道结构，所述沟道结构沿着所述沟道孔的侧壁延伸；隔离沟槽，所述隔离沟槽穿透所述模制结构并延伸到所述下结构中；以及多晶硅衬层，所述多晶硅衬层沿着所述隔离沟槽的侧壁延伸，所述多晶硅衬层连接到所述下结构并包括半导体材料。
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