公开(公告)号：CN110503998A

公开(公告)日：2019-11-26

申请号：CN201810907020.5

申请日：2018-08-10

Applicant: 东芝存储器株式会社

Inventor： 出口阳子 ,  柳平康辅 ,  安福正 ,  儿玉择洋

IPC: G11C16/08 ,  G11C16/24

Abstract: 实施方式提供能够提高性能的半导体存储装置。实施方式的半导体存储装置包括：第1面，包含多个存储单元；第2面，包含多个存储单元；多个第1位线，连接于上述第1面；多个第2位线，连接于上述第2面；多个第1读出放大器，分别对上述多个第1位线进行充电；以及多个第2读出放大器，分别对上述多个第2位线进行充电；在上述第1面以及上述第2面并行地动作的情况下，从上述多个第1读出放大器向上述多个第1位线供给的电流和、从上述多个第2读出放大器向上述多个第2位线供给的电流的总和，在达到第1电流值之后下降至第2电流值，然后上升至第3电流值。

公开(公告)号：CN106898379B

公开(公告)日：2020-11-13

申请号：CN201610585515.1

申请日：2016-07-22

Applicant: 东芝存储器株式会社

Inventor： 前嶋洋 ,  细野浩司 ,  安福正 ,  柴田升

IPC: G11C16/10 ,  G11C16/14 ,  G11C16/26

Abstract: 本发明的实施方式提供一种能够降低消耗电力的半导体存储装置。实施方式的存储系统包括：第1及第2存储单元；及第1及第2位线，分别连接在第1及第2存储单元。对第1存储单元写入第1数据(A‑level)，对第2存储单元写入第2数据(B‑level)。在写入动作的第1组(在图7‑8中为第1‑2次的循环)中，在编程动作时对第1位线施加第1电压(0V)，第2位线被设为电气地浮动的状态，在验证动作时，不进行与第2数据(B‑level)相关的验证动作而进行与第1数据(A‑level)相关的验证动作。

公开(公告)号：CN112259149A

公开(公告)日：2021-01-22

申请号：CN202011145642.2

申请日：2016-07-22

Applicant: 东芝存储器株式会社

Inventor： 前嶋洋 ,  细野浩司 ,  安福正 ,  柴田升

IPC: G11C16/10 ,  G11C16/14 ,  G11C16/26

Abstract: 本发明的实施方式提供一种能够降低消耗电力的半导体存储装置。实施方式的存储系统包括：第1及第2存储单元；及第1及第2位线，分别连接在第1及第2存储单元。对第1存储单元写入第1数据(A‑level)，对第2存储单元写入第2数据(B‑level)。在写入动作的第1组(在图7‑8中为第1‑2次的循环)中，在编程动作时对第1位线施加第1电压(0V)，第2位线被设为电气地浮动的状态，在验证动作时，不进行与第2数据(B‑level)相关的验证动作而进行与第1数据(A‑level)相关的验证动作。