公开(公告)号：CN111725227A

公开(公告)日：2020-09-29

申请号：CN201910687436.5

申请日：2019-07-25

Applicant: 东芝存储器株式会社

Inventor： 小林茂树 ,  塩川太郎 ,  园田真久

IPC: H01L27/1157 ,  H01L27/11582

Abstract: 本发明的实施方式提供一种选择栅极线与接点之间的连接良好的半导体存储装置。本发明的一实施方式的半导体存储装置具备：多个第1导电体层，在第1方向上积层；第1半导体层，在所述多个第1导电体层内沿所述第1方向延伸；第1电荷累积层，设置在所述多个第1导电体层与所述第1半导体层之间；多个第2导电体层，在所述多个第1导电体层的上方沿所述第1方向积层；以及第3导电体层，从所述多个第2导电体层之中最下层的上表面起，在所述多个第2导电体层之中除所述最下层以外的1个或多个层内沿所述第1方向延伸，且与所述多个第2导电体各自的上表面相接。

公开(公告)号：CN110875323A

公开(公告)日：2020-03-10

申请号：CN201910395893.7

申请日：2019-05-13

Applicant: 东芝存储器株式会社

Inventor： 小林茂树 ,  鬼头杰 ,  内山泰宏

IPC: H01L27/11517 ,  H01L27/11521 ,  H01L27/11563 ,  H01L27/11568

Abstract: 实施方式提供容易高集成化的半导体存储装置。实施方式的半导体存储装置具备第1导电层、第1绝缘层、第1半导体层、第2半导体层、第1接触电极、第2接触电极。第1导电层在第1方向延伸。第1绝缘膜在第1方向延伸，在与第1方向交叉的第2方向与第1导电层并排。第1半导体层与第1导电层对向，在与第1方向及第2方向交叉的第3方向延伸。第2半导体层与第1导电层对向，在第3方向延伸，第2方向的位置与第1半导体层不同。第1接触电极连接于第1半导体层。第2接触电极连接于第2半导体层。在第1方向及第2方向延伸的第1截面中，第1半导体层的外周面由第1导电层遍及全周地包围，第2半导体层的外周面由第1导电层及第1绝缘层包围。

公开(公告)号：CN211088269U

公开(公告)日：2020-07-24

申请号：CN201921200816.3

申请日：2019-07-25

Applicant: 东芝存储器株式会社

Inventor： 小林茂树 ,  塩川太郎 ,  园田真久

IPC: H01L27/1157 ,  H01L27/11582

Abstract: 本实用新型的实施方式提供一种选择栅极线与接点之间的连接良好的半导体存储装置。本实用新型的一实施方式的半导体存储装置具备：多个第1导电体层，在第1方向上积层；第1半导体层，在所述多个第1导电体层内沿所述第1方向延伸；第1电荷累积层，设置在所述多个第1导电体层与所述第1半导体层之间；多个第2导电体层，在所述多个第1导电体层的上方沿所述第1方向积层；以及第3导电体层，从所述多个第2导电体层之中最下层的上表面起，在所述多个第2导电体层之中除所述最下层以外的1个或多个层内沿所述第1方向延伸，且与所述多个第2导电体各自的上表面相接。(ESM)同样的发明创造已同日申请发明专利