公开(公告)号：CN107516543B

公开(公告)日：2021-02-05

申请号：CN201610738424.7

申请日：2016-08-26

Applicant: 东芝存储器株式会社

Inventor： 王维汉 ,  桥本寿文 ,  柴田升

IPC: G11C16/26

Abstract: 本发明的实施方式提供一种能够使动作高速化的半导体存储装置及存储器系统。实施方式的半导体存储装置1具备：第1及第2存储器单元，分别能够保存包含第1及第2比特的2比特以上的数据；第1及第2字线，分别连接于第1及第2存储器单元；及第1及第2存储器单元阵列，分别包含第1及第2存储器单元。第1比特使用至少第1电压进行确定，第2比特使用与第1电压不同的至少第2及第3电压进行确定。在读出动作时，通过对第1及第2字线施加第1至第3电压，而将与第1比特关联的第1页面从第1存储器单元阵列以页面单位读出，且与第1页面的读出平行地，将与第2比特关联的第2页面从第2存储器单元阵列以页面单位读出。

公开(公告)号：CN105989881B

公开(公告)日：2019-12-20

申请号：CN201510098203.3

申请日：2015-03-05

Applicant: 东芝存储器株式会社

Inventor： 桥本寿文

IPC: G11C16/06 ,  G11C16/34

Abstract: 本发明的实施方式提供一种可靠性高的半导体存储器。本实施方式的半导体存储器包含存储器单元的一端侧的第一及第二选择栅极。第一选择栅极晶体管SGCT包含半导体基板(700)内的通道区域CRa、半导体柱(75)内的通道区域CRb、及连接于第一选择栅极线SGC的栅极电极(73)。第二选择栅极晶体管SGST包含半导体柱(75)内的通道区域、及连接于第二选择栅极线SGS的栅极电极(72)。第一选择栅极线SGC连接于第一电压电路(220)，第二选择栅极SGS连接于第二电压电路(440)。

公开(公告)号：CN109509502A

公开(公告)日：2019-03-22

申请号：CN201810094298.5

申请日：2018-01-30

Applicant: 东芝存储器株式会社

Inventor： 沙納德·布什納克 ,  桥本寿文

IPC: G11C16/08

Abstract: 实施方式提供一种能够缩短数据读出所需要的时间的半导体存储装置。一实施方式的半导体存储装置具备：字线及配线，能够经由传输晶体管而电连接；第1升压电路，能够将输出电压升压至第1电压；第1传输电路，能够将所述第1升压电路与所述配线之间电连接；以及控制部。所述配线将所述第1传输电路与所述传输晶体管之间电连接。所述控制部在读出动作时，经由所述第1传输电路将所述第1升压电路与所述配线之间电连接，且使所述第1升压电路的向所述第1电压的升压开始，在所述字线为非选择的情况下，维持所述第1升压电路与所述配线之间的电连接。

公开(公告)号：CN107025938B

公开(公告)日：2020-10-30

申请号：CN201610575925.8

申请日：2016-07-20

Applicant: 东芝存储器株式会社

Inventor： 桥本寿文

IPC: G11C16/10 ,  G11C16/14 ,  G11C16/26 ,  H01L27/11524 ,  H01L27/1157

Abstract: 本发明的实施方式谋求存储器装置的可靠性提高。实施方式的存储器装置包含：半导体柱，在与衬底表面垂直的方向上延伸；第1存储器单元，包含设置在第1字线与半导体柱的侧面之间的第1存储器膜；第2存储器单元，包含设置在第2字线与半导体柱的侧面之间的第2存储器膜；及控制器，控制对第1及第2存储器单元的动作。在对第1存储器单元的读出动作中，在对第1字线施加读出电压(VCGR)、且对第2字线施加非选择电压(V2a)的第1动作之后，执行第2动作，所述第2动作是以使第2字线的电位(V2b)低于半导体柱的电位(V1b)的方式，对第2字线施加第1电压。

公开(公告)号：CN107516543A

公开(公告)日：2017-12-26

申请号：CN201610738424.7

申请日：2016-08-26

Applicant: 东芝存储器株式会社

Inventor： 王维汉 ,  桥本寿文 ,  柴田升

IPC: G11C16/26

Abstract: 本发明的实施方式提供一种能够使动作高速化的半导体存储装置及存储器系统。实施方式的半导体存储装置1具备：第1及第2存储器单元，分别能够保存包含第1及第2比特的2比特以上的数据；第1及第2字线，分别连接于第1及第2存储器单元；及第1及第2存储器单元阵列，分别包含第1及第2存储器单元。第1比特使用至少第1电压进行确定，第2比特使用与第1电压不同的至少第2及第3电压进行确定。在读出动作时，通过对第1及第2字线施加第1至第3电压，而将与第1比特关联的第1页面从第1存储器单元阵列以页面单位读出，且与第1页面的读出平行地，将与第2比特关联的第2页面从第2存储器单元阵列以页面单位读出。

公开(公告)号：CN106531219B

公开(公告)日：2019-11-22

申请号：CN201610137236.9

申请日：2016-03-10

Applicant: 东芝存储器株式会社

Inventor： 桥本寿文 ,  中野威

IPC: G11C16/26 ,  G11C16/08

Abstract: 本发明的实施方式提供一种可靠性高的存储器装置。实施方式的存储器装置包含：第1存储单元，设置在沿与半导体衬底交叉的方向延伸的半导体层的侧面上；以及控制器，控制对所述第1存储单元的写入动作；并且在第1编程动作后的第1验证动作时，在進行对所述第1存储单元的数据读取后，对所述半导体层进行充电。

公开(公告)号：CN111667856A

公开(公告)日：2020-09-15

申请号：CN201910599604.5

申请日：2019-07-04

Applicant: 东芝存储器株式会社

Inventor： 桥本寿文

IPC: G11C5/14 ,  G11C7/10 ,  G11C8/08

Abstract: 实施方式提供一种高速地动作的半导体存储装置。实施方式的半导体存储装置具备：第1存储晶体管；第1配线，连接在第1存储晶体管的栅极电极；第1连接晶体管，连接在第1配线；以及第2配线，连接在第1连接晶体管。在针对第1存储晶体管的第1写入动作的第1时刻，第1配线的电压成为第1电压，第2配线的电压成为比第1电压大的第2电压。在第1时刻之后的第2时刻，第1配线的电压成为比第1电压大且比第2电压小的第3电压，第2配线的电压成为比第1电压大且比第2电压小的第4电压。