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公开(公告)号：CN101763452B
公开(公告)日：2011-12-21
申请号：CN201010022539.9
申请日：2010-01-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F17/50
Abstract: 本发明涉及一种相变存储器的模拟方法，包括以下步骤：A根据工艺要求建立相变存储单元的几何模型；B当相变存储单元负载电流时，相变材料的电导率设定为等效熔融态电导率为1041/Ωm量级的固定值；当负载电压时，相变材料的电导率设定为等效晶态电导率，通过计算而得，式中R为基准电阻；C利用有限元计算法根据电热耦合方程计算出相变存储单元负载不同电流或电压下的电势分布和温度分布；D根据相变材料的熔融区域，计算相变存储单元在负载不同电流或者电压下的电阻值，从而得到RI关系曲线或RV关系曲线。本发明通过引入基准电阻，求得不同工艺尺寸下相变材料的等效电导率，能够在不同工艺尺寸下模拟器件的电场和热场及RI和RV的关系。
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公开(公告)号：CN101826463A
公开(公告)日：2010-09-08
申请号：CN201010138167.6
申请日：2010-04-01
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/329 , H01L21/28 , H01L29/872 , H01L45/00
Abstract: 本发明提供的共用金属层的肖特基二极管和相变存储阵列的制造方法在制造形成肖特基二极管结构后，以肖特基二极管的金属层作为相变存储器的下电极，在其金属层上继续沉积不具有下电极的相变存储器结构，由此实现肖特基二极管和相变存储器的金属层共享，通过这种驱动二极管和相变存储器共用金属层的结构，可以有较少的工艺步骤制造了二极管和相变存储器阵列，有效节省了光刻次数，提高器件稳定性，通过采用特定的半导体，使得电极金属和半导体层之间形成稳定的肖特基接触。作为本发明的一部分，还包括采用前述方法所形成的肖特基二极管和相变存储器的共用金属层的结构。
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公开(公告)号：CN102623484B
公开(公告)日：2014-09-17
申请号：CN201110033252.0
申请日：2011-01-30
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/24 , H01L21/822
Abstract: 一种相变存储器的选通二极管阵列及其制备方法，所述制备方法包括：在P型半导体衬底表面进行离子注入，退火生成重掺杂的N型半导体层；在重掺杂的N型半导体层的表面进行外延生长，形成本征半导体层；进行刻蚀工艺以形成用于隔离字线的第一沟槽；在第一沟槽内进行沉积以形成作为相邻字线之间隔离的第一隔离层；再进行刻蚀工艺以形成第二沟槽；在第二沟槽内进行沉积以形成第二隔离层；在本征半导体层内进行离子注入以形成选通二极管；字线的宽度至少为选通二极管的宽度的一倍以上；形成位于字线之上的字线引出电极。相较于现有技术，本发明可以提高选通二极管驱动电流以及降低串扰电流，确保存储器读写操作的一致性和稳定性。
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公开(公告)号：CN102623484A
公开(公告)日：2012-08-01
申请号：CN201110033252.0
申请日：2011-01-30
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/24 , H01L21/822
Abstract: 一种相变存储器的选通二极管阵列及其制备方法，所述制备方法包括：在P型半导体衬底表面进行离子注入，退火生成重掺杂的N型半导体层；在重掺杂的N型半导体层的表面进行外延生长，形成本征半导体层；进行刻蚀工艺以形成用于隔离字线的第一沟槽；在第一沟槽内进行沉积以形成作为相邻字线之间隔离的第一隔离层；再进行刻蚀工艺以形成第二沟槽；在第二沟槽内进行沉积以形成第二隔离层；在本征半导体层内进行离子注入以形成选通二极管；字线的宽度至少为选通二极管的宽度的一倍以上；形成位于字线之上的字线引出电极。相较于现有技术，本发明可以提高选通二极管驱动电流以及降低串扰电流，确保存储器读写操作的一致性和稳定性。
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公开(公告)号：CN101673755A
公开(公告)日：2010-03-17
申请号：CN200910196237.0
申请日：2009-09-23
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/24 , H01L29/861 , H01L29/06 , H01L21/82 , H01L21/329 , G11C11/56
Abstract: 本发明属于微电子技术领域，公开了一种使用复合结构二极管的相变存储器单元及制备方法。所述相变存储器单元由复合结构二极管与存储单元构成。其基本特征在于：使用了复合结构的二极管作为相变存储器的选通二极管，此二极管由四层不同特性的半导体材料组成，通过离子注入、固相外延或者化学气相沉积的方法制备。该方法制备的复合结构的二极管有产生的干扰电流小、驱动电流大的特点，同时本发明的结构适用于高密度的相变存储器，采用CMOS工艺，成本低。
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Patent Agency Ranking
公开(公告)号：CN101826463B
公开(公告)日：2012-02-29
申请号：CN201010138167.6
申请日：2010-04-01
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/329 , H01L21/28 , H01L29/872 , H01L45/00
Abstract: 本发明提供的共用金属层的肖特基二极管和相变存储阵列的制造方法在制造形成肖特基二极管结构后，以肖特基二极管的金属层作为相变存储器的下电极，在其金属层上继续沉积不具有下电极的相变存储器结构，由此实现肖特基二极管和相变存储器的金属层共享，通过这种驱动二极管和相变存储器共用金属层的结构，可以有较少的工艺步骤制造了二极管和相变存储器阵列，有效节省了光刻次数，提高器件稳定性，通过采用特定的半导体，使得电极金属和半导体层之间形成稳定的肖特基接触。作为本发明的一部分，还包括采用前述方法所形成的肖特基二极管和相变存储器的共用金属层的结构。
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公开(公告)号：CN101673755B
公开(公告)日：2011-11-16
申请号：CN200910196237.0
申请日：2009-09-23
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/24 , H01L29/861 , H01L29/06 , H01L21/82 , H01L21/329 , G11C11/56
Abstract: 本发明属于微电子技术领域，公开了一种使用复合结构二极管的相变存储器单元及制备方法。所述相变存储器单元由复合结构二极管与存储单元构成。其基本特征在于：使用了复合结构的二极管作为相变存储器的选通二极管，此二极管由四层不同特性的半导体材料组成，通过离子注入、固相外延或者化学气相沉积的方法制备。该方法制备的复合结构的二极管有产生的干扰电流小、驱动电流大的特点，同时本发明的结构适用于高密度的相变存储器，采用CMOS工艺，成本低。
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公开(公告)号：CN101872839B
公开(公告)日：2013-10-30
申请号：CN201010188978.7
申请日：2010-05-31
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/768
Abstract: 本发明涉及一种稳定阈值电压的低功耗的相变存储器及其制造方法，该相变存储器包括：上电极、下电极、位于上、下电极之间的相变材料层以及与所述相变材料层接触的保温层；所述相变材料层的厚度大于3nm，并且小于等于d，d为擦操作时在所述相变材料层底面从下电极边缘到非晶区域边缘的最小距离。本发明提出了最佳的相变材料层厚度，一方面能够有效的限制相变区域，保证器件操作时获得稳定的阈值电压，另一方面有效地控制热量分布，提高器件操作的热效率，降低器件功耗。
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公开(公告)号：CN101789491B
公开(公告)日：2012-05-09
申请号：CN201010106878.5
申请日：2010-02-08
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L45/00 , H01L21/822
Abstract: 本发明涉及相变存储单元结构，该结构包括一对共面的、分开的电极；以及所述共面的电极之间的相变材料层，该相变材料层两端分别与电极接触，形成接触部，所述相变材料层的中间部分的厚度大于接触部的厚度。采用本发明的相变存储器采用三维结构，外围电路全部埋置于相变存储阵列下面，使得外围电路面积不会影响整个芯片的面积，相变存储器阵列位于外围电路的上方，布满整个芯片，最大程度利用了芯片的面积，提高器件密度。器件结构采用横向结构，比起纵向结构，在实现同样的结构图形的情况下，简化工艺。器件中相变材料在电极处分布薄，在中心区域分布厚，可以保证电极和相变材料接触面积小的同时，进一步提高电流密度，降低功耗。
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公开(公告)号：CN101866882B
公开(公告)日：2012-02-29
申请号：CN201010166065.5
申请日：2010-04-29
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明微电子技术领域，公开了可抑制选通二极管之间串扰电流的相变存储器的制备方法，其主要特征在于，在P型半导体衬底上形成重掺杂的N型半导体，在重掺杂的N型半导体上方形成一个本征半导体；对本征半导体有间隔的进行刻蚀形成多个位线方向隔离沟槽，将本征半导体分割形成多个选通二极管，并且刻蚀的位线方向隔离沟槽深入到重掺杂的N型半导体字线以内，在所述的沟槽内形成绝缘介质层；设置多个相变存储单元分别位于P型半导体的上方，并且分别与多个位线相连。本发明还揭露了一种可抑制选通二极管之间串扰电流的相变存储器，完全与CMOS工艺兼容，具有简单易操作，易实现的特点，用于高密度相变存储器，可降低成本，提高存储单元的可靠性。
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