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公开(公告)号：CN113130481B
公开(公告)日：2025-04-01
申请号：CN202011460737.3
申请日：2020-12-11
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供了半导体装置及其制造方法。在一实施方式中，半导体装置包括：一基板其包括一核心装置区域和一输入/输出装置(I/O)装置区域；在核心装置中的多个核心装置，多个核心装置中的各者包括沿着第一方向延伸的第一主动区域；以及在输入/输出装置区域中的多个第一输入/输出装置(I/O)晶体管，多个第一输入/输出装置(I/O)晶体管中的各者包括沿着第一方向延伸的第二主动区域。第一主动区域包括第一宽度其沿着垂直于第一方向的第二方向，并且第二主动区域包括第二宽度其沿着第二方向。第二宽度大于第一宽度。
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公开(公告)号：CN113809014B
公开(公告)日：2024-09-17
申请号：CN202110476823.1
申请日：2021-04-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/146
Abstract: 提供了半导体器件及其形成方法。示例性方法包括提供工件，工件包括：位于该工件的第一区域中的第一伪栅极堆叠件和第二伪栅极堆叠件；位于该工件的第二区域中的第三伪栅极堆叠件和第四伪栅极堆叠件；位于第一伪栅极堆叠件、第二伪栅极堆叠件、第三伪栅极堆叠件和第四伪栅极堆叠件中的每一个的上方的硬掩模层。方法还包括：在工件上方沉积光刻胶(PR)层，以在第一区域上方形成第一PR层部分，并且在第二区域上方形成第二PR层部分；以及选择性地在第三伪栅极堆叠件上方形成穿过第二PR层部分的第一开口，并且在第四伪栅极堆叠件上方形成穿过第二PR层部分的第二开口。
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公开(公告)号：CN113130482B
公开(公告)日：2025-01-17
申请号：CN202110086559.0
申请日：2021-01-22
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供了半导体器件和方法。根据本发明的半导体器件包括第一区域中的第一晶体管和第二区域中的第二晶体管。该第一晶体管包括沿着第一方向纵向延伸的第一栅极结构，以及在该第一栅极结构的侧壁上方的第一栅极间隔件、第二栅极间隔件和第三栅极间隔件。该第二晶体管包括沿着第一方向纵向延伸的第二栅极结构，以及在该第二栅极结构的侧壁上方的第一栅极间隔件和第三栅极间隔件。第一栅极间隔件、第二栅极间隔件和第三栅极间隔件的组成不同，并且第三栅极间隔件直接位于第二区域中的第一栅极间隔件上。
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公开(公告)号：CN113809014A
公开(公告)日：2021-12-17
申请号：CN202110476823.1
申请日：2021-04-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/146
Abstract: 提供了半导体器件及其形成方法。示例性方法包括提供工件，工件包括：位于该工件的第一区域中的第一伪栅极堆叠件和第二伪栅极堆叠件；位于该工件的第二区域中的第三伪栅极堆叠件和第四伪栅极堆叠件；位于第一伪栅极堆叠件、第二伪栅极堆叠件、第三伪栅极堆叠件和第四伪栅极堆叠件中的每一个的上方的硬掩模层。方法还包括：在工件上方沉积光刻胶(PR)层，以在第一区域上方形成第一PR层部分，并且在第二区域上方形成第二PR层部分；以及选择性地在第三伪栅极堆叠件上方形成穿过第二PR层部分的第一开口，并且在第四伪栅极堆叠件上方形成穿过第二PR层部分的第二开口。
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公开(公告)号：CN103367290A
公开(公告)日：2013-10-23
申请号：CN201210395013.4
申请日：2012-10-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/488 , H01L21/60
CPC classification number: H01L24/05 , H01L23/481 , H01L23/5226 , H01L23/53223 , H01L23/53238 , H01L23/53252 , H01L23/5329 , H01L24/03 , H01L2224/0345 , H01L2224/03452 , H01L2224/03616 , H01L2224/0401 , H01L2224/04042 , H01L2224/05009 , H01L2224/05018 , H01L2224/05019 , H01L2224/0508 , H01L2224/05083 , H01L2224/05085 , H01L2224/05086 , H01L2224/05087 , H01L2224/05088 , H01L2224/05096 , H01L2224/05098 , H01L2224/05124 , H01L2224/05144 , H01L2224/05147 , H01L2224/05166 , H01L2224/05181 , H01L2224/05184 , H01L2224/05187 , H01L2224/05556 , H01L2224/05558 , H01L2224/05624 , H01L2924/00012 , H01L2924/00014 , H01L2924/01029 , H01L2924/04941 , H01L2924/04953 , H01L2924/3512 , H01L2924/35121
Abstract: 一种接合焊盘结构包括衬底和在第一介电层中形成并且设置在衬底上方的第一导电岛状物。具有多个通孔的第一通孔阵列形成在第二介电层中并且设置在第一导电岛状物上方。第二导电岛状物形成在第三介电层中并且设置在第一通孔阵列上方。接合焊盘设置在第二导电岛状物上方。第一导电岛状物、第一通孔阵列和第二导电岛状物电连接到接合焊盘。第一通孔阵列未连接到第一介电层中除第一导电岛状物外的其他导电岛状物。除第二导电岛状物外，第三介电层中的其他导电岛状物未连接到第一通孔阵列。本发明提供了具有密集通孔阵列的接合焊盘结构。
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Patent Agency Ranking
公开(公告)号：CN113809013B
公开(公告)日：2024-09-06
申请号：CN202110380769.0
申请日：2021-04-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092 , H01L27/146
Abstract: 本发明提供了半导体器件及其形成方法。根据本发明，半导体器件包含：具有第一区域及第二区域的衬底；沿衬底的第一区域及第二区域上方的方向延伸的多个鳍结构；第一区域中的第一晶体管及第二晶体管；设置在第一晶体管与第二晶体管之间的第一隔离结构；第二区域中的第三晶体管及第四晶体管；以及设置在第三晶体管与第四晶体管之间的第二隔离结构。该第一隔离结构包含沿该方向的第一宽度且该第二隔离结构包含沿该方向的第二宽度。该第二宽度大于该第一宽度。本申请的实施例还涉及模拟数字转换器。
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公开(公告)号：CN117293033A
公开(公告)日：2023-12-26
申请号：CN202310579015.7
申请日：2023-05-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336
Abstract: 一种鳍式场效晶体管半导体装置的形成方法，包含沉积导电材料横跨于相邻多个鳍片的每一者上；沉积牺牲遮罩于导电材料上；以牺牲遮罩图案化导电材料，以形成多个导电材料区段；沉积牺牲层于牺牲遮罩上，以及图案化牺牲层。牺牲层图案化的部分是残留于牺牲遮罩上，牺牲遮罩的部分是暴露，且牺牲遮罩的暴露的部分延伸横跨于相邻鳍片的每一者上。方法亦包含移除牺牲层的部分，其中牺牲层的此部分是在牺牲遮罩上，且在移除牺牲遮罩上的牺牲层的部分后，移除牺牲遮罩，自半导体基材磊晶成长多个源极/漏极区，并电性连接源极/漏极区至其他装置。
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公开(公告)号：CN113130481A
公开(公告)日：2021-07-16
申请号：CN202011460737.3
申请日：2020-12-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234
Abstract: 提供了半导体装置及其制造方法。在一实施方式中，半导体装置包括：一基板其包括一核心装置区域和一输入/输出装置(I/O)装置区域；在核心装置中的多个核心装置，多个核心装置中的各者包括沿着第一方向延伸的第一主动区域；以及在输入/输出装置区域中的多个第一输入/输出装置(I/O)晶体管，多个第一输入/输出装置(I/O)晶体管中的各者包括沿着第一方向延伸的第二主动区域。第一主动区域包括第一宽度其沿着垂直于第一方向的第二方向，并且第二主动区域包括第二宽度其沿着第二方向。第二宽度大于第一宽度。
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公开(公告)号：CN113809013A
公开(公告)日：2021-12-17
申请号：CN202110380769.0
申请日：2021-04-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092 , H01L27/146
Abstract: 本发明提供了半导体器件及其形成方法。根据本发明，半导体器件包含：具有第一区域及第二区域的衬底；沿衬底的第一区域及第二区域上方的方向延伸的多个鳍结构；第一区域中的第一晶体管及第二晶体管；设置在第一晶体管与第二晶体管之间的第一隔离结构；第二区域中的第三晶体管及第四晶体管；以及设置在第三晶体管与第四晶体管之间的第二隔离结构。该第一隔离结构包含沿该方向的第一宽度且该第二隔离结构包含沿该方向的第二宽度。该第二宽度大于该第一宽度。本申请的实施例还涉及模拟数字转换器。
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公开(公告)号：CN113571472A
公开(公告)日：2021-10-29
申请号：CN202110468292.1
申请日：2021-04-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 本发明描述了一种用于跨衬底的输入/输出(I/O)和非I/O区形成具有基本共面顶面和不同深度的n型和p型外延源极/漏极结构的方法。在一些实施例中，该方法包括在衬底上形成鳍结构和平面部分。该方法还包括在鳍结构上形成第一栅极结构并在平面部分上形成第二栅极结构。该方法还包括在第一栅极结构之间蚀刻鳍结构以形成第一开口，并在第二栅极结构之间蚀刻平面部分以形成第二开口。此外，该方法包括在第一开口中形成第一外延结构并在第二开口中形成第二外延结构，其中，第一外延结构的顶面与第二外延结构的顶面基本共面，并且第一外延结构的底面与第二外延结构的底面不共面。本发明的实施例还公开了半导体结构及其形成方法。
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