公开(公告)号：CN105633061B

公开(公告)日：2019-01-15

申请号：CN201511028485.6

申请日：2015-11-20

Applicant: 塞瑞斯逻辑公司

Inventor： S·潘 ,  M·L·塔拉比亚

IPC: H01L23/64 ,  H01L29/06

Abstract: 在具有多晶硅层的电子器件中，可以使用完全耗尽区以降低多晶对衬底的寄生电容。当所述完全耗尽区至少部分地位于所述电子器件下方时，在所述完全耗尽区和所述衬底区之间形成附加寄生电容。所述附加寄生电容与所述电子器件的多晶硅层和所述掺杂区之间的第一寄生电容串联耦合。所述第一寄生电容和所述附加寄生电容的串联组合导致电子器件所经受的寄生电容整体下降。所述结构可以包括所述电子器件的侧上的两个掺杂区以基于所述掺杂区和所述衬底区中掺杂剂的横向相互作用来形成完全耗尽区。

公开(公告)号：CN105633061A

公开(公告)日：2016-06-01

申请号：CN201511028485.6

申请日：2015-11-20

Applicant: 塞瑞斯逻辑公司

Inventor： S·潘 ,  M·L·塔拉比亚

IPC: H01L23/64 ,  H01L29/06

CPC classification number: B81B3/0086 ,  B81B2201/0257 ,  B81C1/00698 ,  H04R19/005 ,  H04R19/04 ,  H04R2307/025 ,  H01L23/642 ,  H01L29/0646

Abstract: 在具有多晶硅层的电子器件中，可以使用完全耗尽区以降低多晶对衬底的寄生电容。当所述完全耗尽区至少部分地位于所述电子器件下方时，在所述完全耗尽区和所述衬底区之间形成附加寄生电容。所述附加寄生电容与所述电子器件的多晶硅层和所述掺杂区之间的第一寄生电容串联耦合。所述第一寄生电容和所述附加寄生电容的串联组合导致电子器件所经受的寄生电容整体下降。所述结构可以包括所述电子器件的侧上的两个掺杂区以基于所述掺杂区和所述衬底区中掺杂剂的横向相互作用来形成完全耗尽区。