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公开(公告)号：CN111693752A
公开(公告)日：2020-09-22
申请号：CN201910604169.0
申请日：2019-07-05
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式提供一种小型化的电流检测装置。实施方式的电流检测装置具有：第1基板；第2基板，相对于第1基板平行地设置在第1基板之上；磁测定元件，设于第1基板和第2基板之间；第1线圈，具有第1基板的第1配线或者第2基板的第2配线的至少一个，而且具有与第1基板的第1配线或者第2基板的第2配线连接的第1连接导体；第2线圈，具有第1基板的第3配线或者第2基板的第4配线的至少一个，而且具有与第1基板的第3配线或者第2基板的第4配线连接的第2连接导体，该第2线圈以使通过在第1线圈及第2线圈通电的电流而在第1线圈及第2线圈产生的磁场的朝向相同的方式，与第1线圈连接。
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公开(公告)号：CN110933835B
公开(公告)日：2023-04-07
申请号：CN201811563161.6
申请日：2018-12-20
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H05K1/02
Abstract: 本发明的一个实施方式提供一种抑制了高频带下的阻抗失配的印刷电路板。根据本实施方式，提供一种印刷电路板(100)，具备：基板(1)；第一地层(2)，设置于基板(1)的第一面(A)上，具有第一开口(a)；第一布线(4)，设置于第一地层(2)上方；第二地层(5)，设置于基板(1)的与第一面(A)相对的第二面(B)上，具有第二开口(b)；第二布线(7)，设置于第二地层(5)上方；以及第三布线(8)，贯通第一开口(a)和第二开口(b)之间的基板，对第一布线(4)和第二布线(7)进行连接，从与基板(1)的第一面(A)垂直的方向观察时，第三布线(8)设置在第一开口(a)内和所述第二开口(b)内。
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公开(公告)号：CN117747572A
公开(公告)日：2024-03-22
申请号：CN202310135884.0
申请日：2023-02-20
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L23/482 , H01L29/40 , H01L29/41
Abstract: 实施方式提供安全动作区域广、可靠性高的半导体装置。实施方式的半导体装置具备：半导体芯片，具有第1面、第2面、设置于第1面的第1电极、设置于第2面的有源区域、设置于第2面的第2电极和设置于第2面的第3电极；第1导电部件，设置于半导体芯片的有源区域上，与半导体芯片电连接；第2导电部件，在从上方观察时，在第2区域内与第1导电部件孤立地设置，该第2区域是相对于有源区域上的没有设置第1导电部件的第1区域，将共有第1导电部件的外周与有源区域的外周之间的最短距离的中心的圆在第1区域内描绘得最大的区域；以及引线端子，与第1导电部件连接。
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公开(公告)号：CN111693752B
公开(公告)日：2023-01-03
申请号：CN201910604169.0
申请日：2019-07-05
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式提供一种小型化的电流检测装置。实施方式的电流检测装置具有：第1基板；第2基板，相对于第1基板平行地设置在第1基板之上；磁测定元件，设于第1基板和第2基板之间；第1线圈，具有第1基板的第1配线或者第2基板的第2配线的至少一个，而且具有与第1基板的第1配线或者第2基板的第2配线连接的第1连接导体；第2线圈，具有第1基板的第3配线或者第2基板的第4配线的至少一个，而且具有与第1基板的第3配线或者第2基板的第4配线连接的第2连接导体，该第2线圈以使通过在第1线圈及第2线圈通电的电流而在第1线圈及第2线圈产生的磁场的朝向相同的方式，与第1线圈连接。
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Patent Agency Ranking
公开(公告)号：CN110933835A
公开(公告)日：2020-03-27
申请号：CN201811563161.6
申请日：2018-12-20
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H05K1/02
Abstract: 本发明的一个实施方式提供一种抑制了高频带下的阻抗失配的印刷电路板。根据本实施方式，提供一种印刷电路板(100)，具备：基板(1)；第一地层(2)，设置于基板(1)的第一面(A)上，具有第一开口(a)；第一布线(4)，设置于第一地层(2)上方；第二地层(5)，设置于基板(1)的与第一面(A)相对的第二面(B)上，具有第二开口(b)；第二布线(7)，设置于第二地层(5)上方；以及第三布线(8)，贯通第一开口(a)和第二开口(b)之间的基板，对第一布线(4)和第二布线(7)进行连接，从与基板(1)的第一面(A)垂直的方向观察时，第三布线(8)设置在第一开口(a)内和所述第二开口(b)内。
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公开(公告)号：CN119673904A
公开(公告)日：2025-03-21
申请号：CN202410191764.7
申请日：2024-02-21
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L23/498 , H01L23/10
Abstract: 实施方式提供能够实现小型化的半导体装置。实施方式的半导体装置包括第1、2基板、第1、2半导体元件、连接导体和密封部。第1基板包括第1绝缘基板及设置于第1绝缘基板的表面的第1导电层。第2基板包括第2绝缘基板及设置于第2绝缘基板的表面的第2导电层。第1半导体元件设置于第1基板与第2基板之间。第1半导体元件包括第1半导体层、第1、2电极和第1控制电极。第2半导体元件设置于第2基板与第1半导体元件之间。第2半导体元件包括第2半导体层、第3、4电极和第2控制电极。连接导体设置于第1半导体元件与第2半导体元件之间。连接导体将第1电极与第4电极电连接。密封部覆盖第1、2基板的一部分及第1、2半导体元件。
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公开(公告)号：CN115831949A
公开(公告)日：2023-03-21
申请号：CN202210155555.8
申请日：2022-02-21
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式提供一种降低了寄生电容的高性能的半导体封装体(1)。实施方式的半导体封装体(1)具有：PDA芯片(10)；MOS芯片(20)；以及配线板(30)，在第1主面(30SA)，具有使用非导电性粘接剂(15)固定着PDA芯片(10)的非导电性的第1刚性板(11)和焊料接合着上述MOS芯片(20)的下表面端子(25)的导电性的第2刚性板(34)，在第2主面(30SB)，具有与上述PDA芯片(10)电连接的输入端子(33)以及与上述第2刚性板(34)电连接的输出端子(36)。
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公开(公告)号：CN115828815A
公开(公告)日：2023-03-21
申请号：CN202210155253.0
申请日：2022-02-21
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: G06F30/367 , G06F113/08 , G06F119/08
Abstract: 实施方式提供对半导体装置的热特性的经时变化的验证有用的模拟装置、热等效电路制作方法以及数据结构。实施方式的模拟装置(1)包括：存储装置(20)，存储与半导体装置的热等效电路有关的数据；以及估计装置(30)，使用所述数据，估计所述半导体装置的热特性的经时变化。所述热等效电路包括：第一热等效电路，对应于所述半导体装置的上表面侧部分；以及第二热等效电路，与所述第一热等效电路连接且对应于所述半导体装置的下表面侧部分。
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公开(公告)号：CN101378044A
公开(公告)日：2009-03-04
申请号：CN200810210455.0
申请日：2008-08-13
Applicant: 株式会社东芝
Inventor： 辻村俊博
IPC: H01L23/488 , H01L23/498 , H01L23/66 , H01L25/00 , H05K1/02 , H05K1/18 , G06F17/50
CPC classification number: H05K1/025 , H01L2924/0002 , H05K3/0005 , H05K2201/09236 , H05K2201/09727 , H05K2201/10689 , H01L2924/00
Abstract: 本发明提供一种布线基板，其中，配备以进行第一半导体芯片(31)和第二半导体芯片(32)之间的通信的传输线(40)是由具有与第一半导体芯片(31)的输出阻抗和第二半导体芯片(32)的输出阻抗的一个相配的特性阻抗的分布常数配线部(42)，和比分布常数配线部(42)更细并且比能够被认为是集总常数电路的长度更短的集总常数配线部(41)形成的。
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