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公开(公告)号：CN113394955A
公开(公告)日：2021-09-14
申请号：CN202110170449.2
申请日：2021-02-08
Applicant: 株式会社日立功率半导体
IPC: H02M1/08 , H02M1/084 , H02M1/088 , H02M7/5387
Abstract: 本发明提供一种半导体装置的布线电路及其控制方法、半导体装置、电力变换装置、铁路车辆用电气系统，能够在使开关动作高速化或者低损耗化的同时防止由于噪声引起的误动作。半导体装置的布线电路(4、5)连接于电力变换装置中的构成支路的半导体装置(1、2)与驱动半导体装置的驱动电路(3)之间，半导体装置的布线电路(4、5)具备电感器(11、12、13、14)、和包括开关(15、16、17、18)并且与电感器并联连接的阻抗电路(51、52、53、54)。
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公开(公告)号：CN117413360A
公开(公告)日：2024-01-16
申请号：CN202280036268.3
申请日：2022-05-17
Applicant: 株式会社日立功率半导体
IPC: H01L25/07
Abstract: 半导体模块(200)具有：绝缘基板(10)，其设置有主端子(1)、导体层(11)以及感测端子(6)；绝缘基板(20)，其配置成与绝缘基板(10)对置，并设置有导体层(21)；以及感测用垫片导体(81)，其与感测端子(6)电连接，保持绝缘基板(10)与绝缘基板(20)之间的间隔，并且从绝缘基板(10)侧向绝缘基板(20)的导体层(21)电连接，一个感测用垫片导体(81)与多个半导体开关元件(31)～(38)对应。
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公开(公告)号：CN113497546A
公开(公告)日：2021-10-12
申请号：CN202110186742.8
申请日：2021-02-18
Applicant: 株式会社日立功率半导体
IPC: H02M1/08 , H02M1/088 , H02M1/32 , H03K17/081 , H03K17/0814
Abstract: 本发明提供一种栅极驱动装置及栅极驱动方法、功率半导体模块和电力变换装置，能够抑制负侧栅极浪涌电压。栅极驱动装置对电力变换装置中的构成支路的半导体装置进行驱动，在驱动支路开始断开之前，在配对支路中，将半导体装置的一方的主端子与半导体装置的栅极端子之间的电压(VgsH)充电为比栅极负电源的负电压(‑Vgsn1)在正方向上大(+α)并且比半导体装置的栅极阈值电压(Vgs(th)1)小的电压值。
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公开(公告)号：CN113039651A
公开(公告)日：2021-06-25
申请号：CN201980074828.2
申请日：2019-10-21
Applicant: 株式会社日立功率半导体
IPC: H01L29/78 , H01L21/28 , H01L29/06 , H01L29/12 , H01L29/417 , H01L29/47 , H01L29/872
Abstract: 提供高性能且高可靠性的功率半导体装置。半导体装置具有：形成于SiC基板(107)的第一主面且具有比SiC基板的杂质浓度低的杂质浓度的第一导电型的外延层(101)，形成于外延层的第二导电型的第一主体层和第二主体层(102)，形成于第一主体层的第一导电型的源极区域(103)，与作为被第一主体层和第二主体层夹着的外延层的JFET区域(104)和第一主体层相接且具有比外延层的杂质浓度高的杂质浓度的第一导电型的第一区域(105)，形成于JFET区域的第二导电型的第二区域(130)，在源极区域、第一主体层和第一区域中延伸而形成的沟槽(106)，形成于沟槽的内壁的绝缘膜(110)和形成于沟槽的绝缘膜上的栅极电极(111)。
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公开(公告)号：CN111033723A
公开(公告)日：2020-04-17
申请号：CN201880050808.7
申请日：2018-07-19
Applicant: 株式会社日立功率半导体
Abstract: 本发明提供一种功率半导体模块，即使在为了实现功率半导体模块的大容量化且保证高绝缘可靠性而扩大绝缘基板上的表面电极的面积，使沿面距离缩小的情况下，也能够防止因沿面放电引起的短路击穿。功率半导体模块(100)的特征在于，具有：绝缘基板(2)，其在表背面上设有第一电极(7-1)和第二电极(7-2)；功率半导体芯片(1)，其与第一电极(7-1)接合；金属基座(3)，其与第二电极(7-2)接合；绝缘壳体(5)；以及硅凝胶(6)，其配置于由金属基座(3)和绝缘壳体(5)形成的空间内且密封绝缘基板(2)和功率半导体芯片(1)，绝缘基板(2)的互相对置的侧面彼此或与绝缘基板(2)对置的绝缘壳体(5)的侧面和绝缘基板(2)的侧面通过硬质树脂(8)接合，硬质树脂(8)覆盖缘基板(2)从第一电极(7-1)露出的部分的一部分及绝缘基板(2)的侧面的一部分。
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Patent Agency Ranking
公开(公告)号：CN109727932A
公开(公告)日：2019-05-07
申请号：CN201811253311.3
申请日：2018-10-25
Applicant: 株式会社日立功率半导体
IPC: H01L23/31 , H01L23/488 , H01L23/498
Abstract: 提供功率半导体模块，在绝缘基板下产生空隙时抑制电晕放电、提高绝缘性。以硬钎焊料(8-2)的端部(8-2e)与绝缘基板(2)侧面的下方延长线之间距离为a，以助焊剂(11)的软钎焊料(9-2)侧的端部(11e)与绝缘基板(2)侧面的下方延长线之间距离为b，则a小于b。软钎焊料(9-2)的端部位置被助焊剂(11)限制，硬钎焊料(8-2)的绝缘基板(2)的侧面一侧端部(8-2e)的位置，相比于软钎焊料(9-2)的绝缘基板(2)侧面一侧的端部位置，更接近绝缘基板(2)侧面一侧。即使硬钎焊料(8-2)与软钎焊料(9-2)之间产生空隙，因硬钎焊料(8-2)及软钎焊料(9-2)同为接地电势而抑制电晕放电。
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公开(公告)号：CN111033723B
公开(公告)日：2023-09-05
申请号：CN201880050808.7
申请日：2018-07-19
Applicant: 株式会社日立功率半导体
Abstract: 本发明提供一种功率半导体模块，即使在为了实现功率半导体模块的大容量化且保证高绝缘可靠性而扩大绝缘基板上的表面电极的面积，使沿面距离缩小的情况下，也能够防止因沿面放电引起的短路击穿。功率半导体模块(100)的特征在于，具有：绝缘基板(2)，其在表背面上设有第一电极(7‑1)和第二电极(7‑2)；功率半导体芯片(1)，其与第一电极(7‑1)接合；金属基座(3)，其与第二电极(7‑2)接合；绝缘壳体(5)；以及硅凝胶(6)，其配置于由金属基座(3)和绝缘壳体(5)形成的空间内且密封绝缘基板(2)和功率半导体芯片(1)，绝缘基板(2)的互相对置的侧面彼此或与绝缘基板(2)对置的绝缘壳体(5)的侧面和绝缘基板(2)的侧面通过硬质树脂(8)接合，硬质树脂(8)覆盖缘基板(2)从第一电极(7‑1)露出的部分的一部分及绝缘基板(2)的侧面的一部分。
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公开(公告)号：CN109727932B
公开(公告)日：2022-09-16
申请号：CN201811253311.3
申请日：2018-10-25
Applicant: 株式会社日立功率半导体
IPC: H01L23/31 , H01L23/488 , H01L23/498
Abstract: 提供功率半导体模块，在绝缘基板下产生空隙时抑制电晕放电、提高绝缘性。以硬钎焊料(8‑2)的端部(8‑2e)与绝缘基板(2)侧面的下方延长线之间距离为a，以助焊剂(11)的软钎焊料(9‑2)侧的端部(11e)与绝缘基板(2)侧面的下方延长线之间距离为b，则a小于b。软钎焊料(9‑2)的端部位置被助焊剂(11)限制，硬钎焊料(8‑2)的绝缘基板(2)的侧面一侧端部(8‑2e)的位置，相比于软钎焊料(9‑2)的绝缘基板(2)侧面一侧的端部位置，更接近绝缘基板(2)侧面一侧。即使硬钎焊料(8‑2)与软钎焊料(9‑2)之间产生空隙，因硬钎焊料(8‑2)及软钎焊料(9‑2)同为接地电势而抑制电晕放电。
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公开(公告)号：CN114144880A
公开(公告)日：2022-03-04
申请号：CN202080050953.2
申请日：2020-04-06
Applicant: 株式会社日立功率半导体
Abstract: 本发明提供一种功率半导体模块，其在绝缘基板上并列配置有多个半导体芯片，能够实现半导体芯片的高密度安装，且半导体芯片间的动作特性差少、可靠性高。功率半导体模块具备：绝缘基板；第一导电图案，其配置在所述绝缘基板上；多个功率半导体芯片，其配置在所述第一导电图案上；架桥形状的第一布线，其将多个所述功率半导体芯片各自的栅极电极彼此直接连接；以及架桥形状的第二布线，其将多个所述功率半导体芯片各自的源极电极彼此直接连接，将所述第一布线沿着所述第二布线配置成与所述第二布线所成的角度在30度以内。
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公开(公告)号：CN113039651B
公开(公告)日：2024-09-17
申请号：CN201980074828.2
申请日：2019-10-21
Applicant: 株式会社日立功率半导体
IPC: H01L29/78 , H01L21/28 , H01L29/06 , H01L29/12 , H01L29/417 , H01L29/47 , H01L29/872
Abstract: 提供高性能且高可靠性的功率半导体装置。半导体装置具有：形成于SiC基板(107)的第一主面且具有比SiC基板的杂质浓度低的杂质浓度的第一导电型的外延层(101)，形成于外延层的第二导电型的第一主体层和第二主体层(102)，形成于第一主体层的第一导电型的源极区域(103)，与作为被第一主体层和第二主体层夹着的外延层的JFET区域(104)和第一主体层相接且具有比外延层的杂质浓度高的杂质浓度的第一导电型的第一区域(105)，形成于JFET区域的第二导电型的第二区域(130)，在源极区域、第一主体层和第一区域中延伸而形成的沟槽(106)，形成于沟槽的内壁的绝缘膜(110)和形成于沟槽的绝缘膜上的栅极电极(111)。
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