公开(公告)号：CN101313366A

公开(公告)日：2008-11-26

申请号：CN200780000215.1

申请日：2007-04-20

Applicant: 株式会社爱德万测试

Inventor： 佐藤新哉 ,  太幡诚

IPC: G11C29/56 ,  G01R31/28

CPC classification number: G11C29/56 ,  G11C29/56004

Abstract: 本实施方式的试验装置对被试验存储器进行试验，所述被试验存储器将多个位作为页，具备可按多个页所构成的块来改写数据的块功能，所述试验装置包括：模式产生部(ALPG)，其生成页的地址信息，产生试验模式；波形整形部(FC)，其对试验模式进行整形，输出基于该试验模式的试验信号；比较部(LC)，其将从所述被试验存储器输出的结果信号与期待值进行比较；和不良块存储器(BBM)，其预先存储被试验存储器的不良块的信息，在由地址信息确定的页包含在不良块中的情况下输出不良信号，该不良信号用于使地址信息跳到该不良块的下一个试验对象块中含有的页的地址信息。

公开(公告)号：CN1205524A

公开(公告)日：1999-01-20

申请号：CN98108005.7

申请日：1998-03-19

Applicant: 株式会社爱德万测试

Inventor： 佐藤新哉 ,  藤崎健一

IPC: G11C29/00

CPC classification number: G11C29/26 ,  G01R31/31935 ,  G11C29/44 ,  G11C29/56

Abstract: 一种半导体存储器试验装置,在m个不良解析存储器单元131～13m中分别设置与交替动作的相数相同的n个输入端子组IN1～INn,在低速试验方式时,在所有的输入端子组IN1～INn中分别输入低速故障数据LFAL1～LFALn,在各不良解析存储器单元的存储器控制部MCON中设置与交替动作的相数相同数量的n个故障格式部FLFO1～FLFOn,由此来在各存储块MBLK的n个存储体BNC＃～BNC＃n中分别存储低速故障数据LFAL1～LFALn。

公开(公告)号：CN1160737C

公开(公告)日：2004-08-04

申请号：CN98108005.7

申请日：1998-03-19

Applicant: 株式会社爱德万测试

Inventor： 佐藤新哉 ,  藤崎健一

IPC: G11C29/00

CPC classification number: G11C29/26 ,  G01R31/31935 ,  G11C29/44 ,  G11C29/56

Abstract: 一种半导体存储器试验装置，在与能够在高速试验方式下同时进行试验的半导体存储器的个数相同数量的m个不良解析存储器单元131～13m中分别设置与交替动作的相数相同的n个输入端子组IN1～INn、存储器控制部、以及存储块；在各存储器控制部中设置与交替动作的相数相同的n个故障格式部FLFO1～FLFOn和n-1个多路复用器；并且在各存储块中设置与交替动作的相数相同的n个存储体。在低速试验方式时，在所有的输入端子组IN1～INn中分别输入低速故障数据LFAL1～LFALn，在各不良解析存储器单元的存储器控制部中设置与交替动作的相数相同数量的n个故障格式部FLFO1～FLFOn，由此来将这些低速故障数据由n-1个多路复用器通过故障格式部FLFO1～FLFOn分别存储在各存储块的n个存储体中分别存储低速故障数据LFAL1～LFAL。