公开(公告)号：CN1855373A

公开(公告)日：2006-11-01

申请号：CN200610080110.9

申请日：2006-04-28

Applicant: 株式会社理光

Inventor： 佐野武 ,  大仓秀章 ,  小林宽史 ,  池田邦夫

IPC: H01L21/28 ,  H01L21/288 ,  H01L21/3205 ,  B41J2/01

CPC classification number: H05K3/28 ,  B41J2/14072 ,  H05K3/1241 ,  H05K3/205 ,  H05K2203/095 ,  H05K2203/1173 ,  Y10T29/49155

Abstract: 本发明公开了一种形成导电图案的方法以及使用该方法形成的电子元件。所述方法包括的步骤为：a)在具有憎液性能的基体材料的表面上形成导电图案；b)对于在其上未形成导电图案的基体材料的表面的预定区域，提供憎液性能；和c)形成覆盖所述导电图案的绝缘层。

公开(公告)号：CN100424828C

公开(公告)日：2008-10-08

申请号：CN200610080110.9

申请日：2006-04-28

Applicant: 株式会社理光

Inventor： 佐野武 ,  大仓秀章 ,  小林宽史 ,  池田邦夫

IPC: H01L21/28 ,  H01L21/288 ,  H01L21/3205 ,  B41J2/01

CPC classification number: H05K3/28 ,  B41J2/14072 ,  H05K3/1241 ,  H05K3/205 ,  H05K2203/095 ,  H05K2203/1173 ,  Y10T29/49155

Abstract: 本发明公开了一种形成导电图案的方法以及使用该方法形成的电子元件。所述方法包括的步骤为：a)在具有憎液性能的基体材料的表面上形成导电图案；b)对于在其上未形成导电图案的基体材料的表面的预定区域，提供憎液性能；和c)形成覆盖所述导电图案的绝缘层。