公开(公告)号：CN1507031A

公开(公告)日：2004-06-23

申请号：CN03127859.0

申请日：2003-08-12

Applicant: 株式会社瑞萨科技

Inventor： 北泽雅志 ,  黑井隆

IPC: H01L21/76

CPC classification number: H01L21/76237

Abstract: 本发明的目的在于：在含有杂质的元件隔离膜中，通过在形成该元件隔离膜后形成其它构件时的热处理，提供能够抑制杂质从该元件隔离膜向外部扩散的半导体器件及其制造方法。在通过将元件隔离膜2充填到在衬底1的表面所形成的沟槽12内而形成的元件隔离结构中，在元件隔离膜2内含有杂质，制成该杂质浓度在元件隔离膜的顶部比底部低的结构。

公开(公告)号：CN101069279A

公开(公告)日：2007-11-07

申请号：CN200580036518.X

申请日：2005-10-18

Applicant: 株式会社瑞萨科技

Inventor： 黑井隆 ,  堀田胜之 ,  北泽雅志 ,  石桥真人

IPC: H01L21/76 ,  H01L23/52 ,  H01L21/3205 ,  H01L29/78

CPC classification number: H01L21/823475 ,  H01L21/743 ,  H01L21/76229 ,  H01L21/763 ,  H01L21/823481 ,  H01L21/823871 ,  H01L21/823878 ,  H01L29/7833 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种用于高成品率地制造半导体器件的方法，该半导体器件能够可靠地通过沟槽型的元件隔离进行元件隔离、并且可有效地防止邻接元件的电位对其它节点产生影响，该方法包括以下工序：在基板上形成第1层的工序；蚀刻第1层和基板以形成沟槽的工序；热氧化沟槽的内壁的工序；在包含沟槽内的基板上淀积该沟槽的沟槽宽度的1/2以上膜厚的第1导电膜的工序；利用CMP法去除第1层上的第1导电膜，仅在沟槽内残留第1导电膜的工序；各向异性蚀刻沟槽内的第1导电膜，调整该导电膜的高度使其比基板的表面高度低的工序；利用CVD法在第1导电膜上淀积绝缘膜以便将其埋入沟槽内的第1导电膜上部的工序；利用CMP法使绝缘膜平坦化的工序；以及去除第1层的工序。

公开(公告)号：CN1523676A

公开(公告)日：2004-08-25

申请号：CN200410004093.1

申请日：2004-02-02

Applicant: 株式会社瑞萨科技

Inventor： 堀田胜之 ,  黑井隆 ,  北泽雅志

IPC: H01L29/78 ,  H01L27/108

CPC classification number: H01L27/10894 ,  H01L21/823487 ,  H01L27/10814 ,  H01L27/10823 ,  H01L27/10876

Abstract: 本发明可获得能避免栅极电极所连接的接触插塞和源极·漏极区短路的半导体装置。用光刻胶8覆盖而未刻蚀的部分的多晶硅膜7，形成平板型的多晶硅膜10。多晶硅膜10在元件分离绝缘膜2的第1部分上形成。另外，多晶硅膜10与多晶硅膜9连接。接触插塞24在多晶硅膜10上形成。结果，可避免接触插塞24和漏极区5及源极区6短路。