公开(公告)号：CN100342540C

公开(公告)日：2007-10-10

申请号：CN200310114244.4

申请日：2003-11-04

Applicant: 株式会社瑞萨科技

Inventor： 芦田基 ,  寺田隆司

IPC: H01L27/092 ,  H01L21/8238

CPC classification number: H01L21/76897 ,  H01L21/76895 ,  H01L27/0207 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供采用使连接N+有源区与P+有源区的布线和栅电极在平面上看重叠来减少占有面积的CMOS晶体管的结构的半导体装置。半导体衬底的表面内，n沟道MOS晶体管的N+有源区(1)与p沟道MOS晶体管的P+有源区(2)通过离子注入形成。在N+有源区(1)与P+有源区(2)上形成栅电极(3)。在栅电极(3)上，形成硅氮化膜的绝缘膜(4)与绝缘膜(5)。在该栅电极(3)上，用CVD等方法形成硅氧化膜的层间绝缘膜(6)。在层间绝缘膜(6)上，形成用以埋入连接N+有源区(1)与P+有源区(2)的布线的开口部(7)。在所形成的开口部(7)内埋入铝等的金属膜，形成埋入布线(8)。

公开(公告)号：CN1525568A

公开(公告)日：2004-09-01

申请号：CN200310114244.4

申请日：2003-11-04

Applicant: 株式会社瑞萨科技

Inventor： 芦田基 ,  寺田隆司

IPC: H01L27/092 ,  H01L21/8238

CPC classification number: H01L21/76897 ,  H01L21/76895 ,  H01L27/0207 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供采用使连接N+活性区与P+活性区的布线和栅电极在平面上看重叠来减少占有面积的CMOS晶体管的结构的半导体装置。半导体衬底的表面内，n沟道MOS晶体管的N+活性区(1)与p沟道MOS晶体管的P+活性区(2)通过离子注入形成。在N+活性区(1)与P+活性区(2)上形成栅电极(3)。在栅电极(3)上，形成硅氮化膜的绝缘膜(4)与绝缘膜(5)。在该栅电极(3)上，用CVD等方法形成硅氧化膜的层间绝缘膜(6)。在层间绝缘膜(6)上，形成用以埋入连接N+活性区(1)与P+活性区(2)的布线的开口部(7)。在所形成的开口部(7)内埋入铝等的金属膜，形成埋入布线(8)。