公开(公告)号：CN1674285A

公开(公告)日：2005-09-28

申请号：CN200510003847.6

申请日：2005-01-07

Applicant: 株式会社瑞萨科技

Inventor： 笹子佳孝 ,  小林孝

IPC: H01L27/10 ,  H01L27/115 ,  H01L21/8239 ,  H01L21/8246 ,  H01L21/8247

Abstract: 本发明涉及一种非易失性半导体存储器及其制造方法。在90nm级以后的进一步微细化的非易失性半导体存储器中，提供一种能够降低相邻的浮栅间的静电电容、且降低因相邻的存储单元间的干扰而产生的阈值变化的技术。通过将存储单元的浮栅(3)的形状设置为凸型，使浮栅(3)的通过控制栅(4)和第二绝缘膜(8)的部分具有比浮栅(3)的低部小的尺寸，既能够充分确保浮栅(3)与控制栅(4)之间的面积，又能降低相邻的字线(WL)下的浮栅(3)间的对置面积，在确保浮栅(3)与控制栅(4)之间的电容耦合比的同时，降低相邻的浮栅(3)间的对置面积，进而降低阈值变动的影响。

公开(公告)号：CN101000924A

公开(公告)日：2007-07-18

申请号：CN200610168788.2

申请日：2006-12-20

Applicant: 株式会社瑞萨科技

Inventor： 石垣隆士 ,  长部太郎 ,  小林孝 ,  今井丰 ,  清水雅裕

IPC: H01L29/78 ,  H01L29/788 ,  H01L29/792 ,  H01L29/423 ,  H01L27/115 ,  H01L21/336 ,  H01L21/28 ,  H01L21/8247

CPC classification number: H01L29/7881 ,  G11C16/0433 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/42328 ,  H01L29/42344 ,  H01L29/792

Abstract: 本发明提供一种半导体器件及其制造方法，目的在于实现半导体器件的高集成化。包括在第1导电型的半导体衬底上隔着第1栅极绝缘膜(4)而形成的浮栅(7)；在上述半导体衬底上隔着第2绝缘膜而形成的第2电荷保持区域；在第1方向延伸，在上述第1电荷保持区域之上隔着第2栅极绝缘膜(5)而形成的控制栅(8)；在上述第1方向延伸，在上述第2电荷保持区域之上隔着第2栅极绝缘膜而形成的第2栅电极；以及在第2方向延伸，与上述第1栅电极、上述第2栅电极交叉地形成在上述半导体衬底上的半导体层(10)，其中，上述半导体层形成第2导电型的n形导电区域(3)。

公开(公告)号：CN1601650A

公开(公告)日：2005-03-30

申请号：CN200410069774.6

申请日：2004-07-19

Applicant: 株式会社瑞萨科技

Inventor： 屉子佳孝 ,  小林孝

IPC: G11C11/34

CPC classification number: H01L27/11521 ,  G11C16/0433 ,  G11C16/0491 ,  H01L27/115 ,  H01L29/42328 ,  H01L29/42336

Abstract: 本发明公开了一种非易失性半导体存储器件及其制造方法，推进利用在半导体衬底上所形成的反型层作为数据线的非易失性半导体存储器件的高集成化、高性能化。存储单元由具有浮置栅极(6)、构成字线(WL)的控制栅极(7)和埋入栅极(8)的MOS晶体管构成。埋入栅极(8)埋入在相对于浮置栅极(6)自对准地形成的槽(2)的内部。埋入栅极(8)及其上方的控制栅极(7)，中间隔着槽(2)上方的厚氧化硅膜(10)及其上部的第2栅极绝缘膜(5)彼此绝缘。存储单元的源极、漏极，在对埋入栅极(8)施加了正电压时，由在埋入栅极(8)的下部的p阱(3)中所形成的反型层(局部数据线)构成。

公开(公告)号：CN100508197C

公开(公告)日：2009-07-01

申请号：CN200510003847.6

申请日：2005-01-07

Applicant: 株式会社瑞萨科技

Inventor： 笹子佳孝 ,  小林孝

IPC: H01L27/10 ,  H01L27/115 ,  H01L21/8239 ,  H01L21/8246 ,  H01L21/8247

Abstract: 本发明射及一种非易失性半导体存储器及其制造方法。在90nm级以后的进一步微细化的非易失性半导体存储器中，提供一种能够降低相邻的浮栅间的静电电容、且降低因相邻的存储单元间的干扰而产生的阈值变化的技术。通过将存储单元的浮栅(3)的形状设置为凸型，使浮栅(3)的通过控制栅(4)和第二绝缘膜(8)的部分具有比浮栅(3)的低部小的尺寸，既能够充分确保浮栅(3)与控制栅(4)之间的面积，又能降低相邻的字线(WL)下的浮栅(3)间的对置面积，在确保浮栅(3)与控制栅(4)之间的电容耦合比的同时，降低相邻的浮栅(3)间的对置面积，进而降低阈值变动的影响。

公开(公告)号：CN1505156A

公开(公告)日：2004-06-16

申请号：CN200310117021.3

申请日：2003-11-27

Applicant: 株式会社瑞萨科技

Inventor： 小林孝 ,  笹子佳孝 ,  有金刚 ,  池田良广 ,  金光贤司

IPC: H01L27/105 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792 ,  G11C16/02 ,  H01L21/8247 ,  H01L21/8234

CPC classification number: H01L27/11526 ,  G11C16/0491 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11546 ,  H01L29/42324

Abstract: 本发明的目的在于提供涉及使用3层多晶硅栅极的虚拟接地式存储单元的微细化、高性能化和成品率提高的新的非易失性快擦写半导体存储器件及其制造方法。在本发明的存储单元中，在浮置栅极115b的端面之中分别与字线117a和沟道垂直的方向上存在的2个端面的各自的一部分，被形成得使之中间间隔绝缘膜110a地置于第3栅极109a的上部之上。尚采用本发明，则可以缩小非易失性半导体存储器件的存储单元面积，提高动作速度，还可以实现成品率的提高。

公开(公告)号：CN100383974C

公开(公告)日：2008-04-23

申请号：CN200310117021.3

申请日：2003-11-27

Applicant: 株式会社瑞萨科技

Inventor： 小林孝 ,  笹子佳孝 ,  有金刚 ,  池田良广 ,  金光贤司

IPC: H01L27/105 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792 ,  G11C16/02 ,  H01L21/8247 ,  H01L21/8234

Abstract: 本发明的目的在于提供涉及使用3层多晶硅栅极的虚拟接地式存储单元的微细化、高性能化和成品率提高的新的非易失性快擦写半导体存储器件及其制造方法。在本发明的存储单元中，在浮置栅极115b的端面之中分别与字线117a和沟道垂直的方向上存在的2个端面的各自的一部分，被形成得使之中间间隔绝缘膜110a地置于第3栅极109a的上部之上。倘采用本发明，则可以缩小非易失性半导体存储器件的存储单元面积，提高动作速度，还可以实现成品率的提高。