公开(公告)号：CN1324687C

公开(公告)日：2007-07-04

申请号：CN200410008235.1

申请日：2004-02-27

Applicant: 株式会社瑞萨科技

Inventor： 田中义典 ,  堀田胜之 ,  小林平治

IPC: H01L21/8242 ,  H01L21/76

CPC classification number: H01L27/10873 ,  H01L21/26586 ,  H01L27/10817 ,  H01L27/10894 ,  H01L27/10897 ,  H01L29/78

Abstract: 本发明提供可抑制栅绝缘膜的形成引起的沟道掺杂区域的杂质浓度降低的半导体装置的制造方法。在形成有硅氧化膜(20)及硅氮化膜(21)的状态下，从Y方向的斜上方离子注入p型杂质(231、232)。当定义第1部分(211)和第4部分(214)的间隔及第3部分(213)和第6部分(216)的间隔为W1，第2部分(212)和第5部分(215)的间隔为W2，硅氧化膜(20)及硅氮化膜(21)的合计的膜厚为T时，作为离子注入的注入角度α，采用tan-1(W2/T)＜α≤tan-1(W1/T)的关系成立范围内的注入角度。在该范围内规定注入角度α后，通过硅氧化膜(13)向第2侧面(10A2)及第5侧面(10A5)内离子注入杂质(231、232)。

公开(公告)号：CN1574296A

公开(公告)日：2005-02-02

申请号：CN200410008235.1

申请日：2004-02-27

Applicant: 株式会社瑞萨科技

Inventor： 田中义典 ,  堀田胜之 ,  小林平治

IPC: H01L21/8242 ,  H01L21/76

CPC classification number: H01L27/10873 ,  H01L21/26586 ,  H01L27/10817 ,  H01L27/10894 ,  H01L27/10897 ,  H01L29/78

Abstract: 本发明提供可抑制栅绝缘膜的形成引起的沟道掺杂区域的杂质浓度降低的半导体装置的制造方法。在形成有硅氧化膜20及硅氮化膜21的状态下，从Y方向的斜上方离子注入p型杂质231、232。当定义第1部分211和第4部分214的间隔及第3部分213和第6部分216的间隔为W1，第2部分212和第5部分215的间隔为W2，硅氧化膜20及硅氮化膜21的合计的膜厚为T时，作为离子注入的注入角度α，采用tan－1(W2/T)＜α≤tan－1(W1/T)的关系成立范围内的注入角度。在该范围内规定注入角度α后，通过硅氧化膜13向第2侧面10A2及第5侧面10A5内离子注入杂质231、232。

公开(公告)号：CN101055842A

公开(公告)日：2007-10-17

申请号：CN200710104006.3

申请日：2004-02-27

Applicant: 株式会社瑞萨科技

Inventor： 田中义典 ,  堀田胜之 ,  小林平治

IPC: H01L21/336 ,  H01L21/265 ,  H01L21/8242

CPC classification number: H01L27/10873 ,  H01L21/26586 ,  H01L27/10817 ,  H01L27/10894 ,  H01L27/10897 ,  H01L29/78

Abstract: 本发明提供可抑制栅绝缘膜的形成引起的沟道掺杂区域的杂质浓度降低的半导体装置的制造方法。在形成有硅氧化膜(20)及硅氮化膜(21)的状态下，从Y方向的斜上方离子注入p型杂质(231、232)。当定义第1部分(211)和第4部分(214)的间隔及第3部分(213)和第6部分(216)的间隔为W1，第2部分(212)和第5部分(215)的间隔为W2，硅氧化膜(20)及硅氮化膜(21)的合计的膜厚为T时，作为离子注入的注入角度α，采用tan－1(W2/T)＜α≤tan－1(W1/T)的关系成立范围内的注入角度。在该范围内规定注入角度α后，通过硅氧化膜(13)向第2侧面(10A2)及第5侧面(10A5)内离子注入杂质(231、232)。