公开(公告)号：CN101174590A

公开(公告)日：2008-05-07

申请号：CN200610143262.9

申请日：2006-11-01

Applicant: 力晶半导体股份有限公司 ,  株式会社瑞萨科技

Inventor： 魏鸿基 ,  毕嘉慧 ,  清水悟 ,  松尾洋

IPC: H01L21/8247

Abstract: 一种多阶非挥发性存储器的制造方法，包括下列步骤。于基底上依序形成穿隧介电层、第一导体层、栅间介电层、第二导体层与顶盖层。图案化顶盖层与第二导体层，并暴露出栅间介电层，经图案化的第二导体层形成多个控制栅极。于控制栅极的侧壁形成第一介电层后，以顶盖层为掩模，移除部分栅间介电层、第一导体层，以形成多个浮置栅极。移除部分浮置栅极，使相邻两浮置栅极之间的间距变大。

公开(公告)号：CN100343994C

公开(公告)日：2007-10-17

申请号：CN200410061802.X

申请日：2004-06-25

Applicant: 株式会社瑞萨科技

Inventor： 清水悟

IPC: H01L27/10 ,  H01L21/8239

CPC classification number: H01L27/11568 ,  H01L27/115

Abstract: 一种半导体存储装置及其制造方法，在实现存储单元阵列的位线的低电阻化的同时，实现存储单元阵列形成面积的缩小化。为此，与字线(11)正交的各位线(21)由在半导体基片(10)内形成的扩散位线(211)和其上方的线状金属位线(212)组成。扩散位线(211)在金属位线(212)的下方同样线状形成，金属位线(212)在字线(11)间与扩散位线(211)连接。在存储单元阵列上形成层间绝缘膜，金属位线(212)在其中埋置形成。

公开(公告)号：CN1518110A

公开(公告)日：2004-08-04

申请号：CN03160149.9

申请日：2003-09-24

Applicant: 株式会社瑞萨科技

Inventor： 角野润 ,  清水悟

IPC: H01L27/105 ,  H01L29/788 ,  H01L21/8234 ,  H01L21/8239

CPC classification number: H01L27/11526 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11536

Abstract: 本发明旨在获得具有良好的电学特性的非易失半导体存储装置及其制造方法。本发明的半导体装置设有：含两个沟(2a、2b)的半导体衬底(1)、在沟(2a、2b)的内部形成的隔离氧化膜(5a、5b)、浮置栅极(7a～7c)、ONO膜(8)及控制栅电极(9)。隔离氧化膜(5a、5b)的上部表面的区域(33)成为下凸的曲面状。浮置栅电极(7b)，从位于两个沟之间的半导体衬底(1)的主表面上延伸至两个隔离氧化膜(5a、5b)上部，且具有平坦的上部表面。ONO膜(8)，从浮置栅电极的上部表面延伸至浮置栅电极(7a～7c)的侧面。控制栅电极(9)，从浮置栅电极(7a～7c)的上部表面延伸至浮置栅电极(7a～7c)的侧面，在ONO膜(8)上形成。

公开(公告)号：CN101504916A

公开(公告)日：2009-08-12

申请号：CN200810005449.1

申请日：2008-02-04

Applicant: 力晶半导体股份有限公司 ,  株式会社瑞萨科技

Inventor： 赵志明 ,  黄汉屏 ,  毕嘉慧 ,  清水悟 ,  音居尚和

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/08 ,  H01L27/02

Abstract: 本发明提供一种金属氧化物半导体晶体管的制造方法，此方法例如是先提供基底，于基底中形成第一导电型阱区。然后，于第一导电型阱区的基底上形成栅极结构。并于栅极结构两侧的基底中形成第二导电型源极/漏极区。而后，对基底进行第一导电型离子注入工艺，穿透栅极结构而于第二导电型源极/漏极区下方的基底中形成第一导电型掺杂区，其中第一导电型掺杂区的深度大于第一导电型阱区的深度。

公开(公告)号：CN100521215C

公开(公告)日：2009-07-29

申请号：CN200710109634.0

申请日：2004-02-26

Applicant: 株式会社瑞萨科技

Inventor： 清水悟

IPC: H01L27/115 ,  H01L29/423 ,  H01L21/8247 ,  H01L21/28

CPC classification number: H01L27/11521 ,  H01L21/76897 ,  H01L27/115 ,  H01L29/7881 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种防止利用(自我阵列触点)SAC技术时栅电极和触点部之间的短路的半导体装置，包括：半导体衬底，形成在上述半导体衬底表面上并在第一方向延伸形成的分离绝缘膜区，由上述分离绝缘膜区划分并在上述第一方向上延伸形成的有源区，在与上述有源区交叉的第二方向上延伸形成的栅电极，在上述栅电极的上述第二方向上的延伸端部上形成的伪电极，在沿着上述栅电极的上述第二方向上延伸形成的第一接触部，分别形成在上述栅电极和上述伪电极的侧壁上的第一和第二侧壁绝缘膜，上述第一接触部延伸到上述伪电极上，上述栅电极和上述伪电极之间的间隙通过掩埋上述第一和第二侧壁绝缘膜而连起来。

公开(公告)号：CN1581491A

公开(公告)日：2005-02-16

申请号：CN200410061802.X

申请日：2004-06-25

Applicant: 株式会社瑞萨科技

Inventor： 清水悟

IPC: H01L27/10 ,  H01L21/8239

CPC classification number: H01L27/11568 ,  H01L27/115

Abstract: 在实现存储单元阵列的位线的低电阻化的同时，实现存储单元阵列形成面积的缩小化。为此，与字线11正交的各位线21由在半导体基片10内形成的扩散位线211和其上方的线状金属位线212组成。扩散位线211在金属位线212的下方同样线状形成，金属位线212在字线11间与扩散位线211连接。在存储单元阵列上形成层间绝缘膜，金属位线212在其中埋置形成。

公开(公告)号：CN1518125A

公开(公告)日：2004-08-04

申请号：CN03143461.4

申请日：2003-09-25

Applicant: 株式会社瑞萨科技

Inventor： 角野润 ,  清水悟

IPC: H01L29/78 ,  H01L21/76 ,  H01L21/336

CPC classification number: H01L27/11521 ,  H01L21/76232 ,  H01L21/76235 ,  H01L27/115

Abstract: 本发明的半导体装置中设有：含有主表面(1a)并在该主表面(1a)上隔着间隔形成沟槽(2m、2n)的硅衬底(1)；填充沟槽(2m、2n)的元件隔离氧化膜(6m、6n)；在位于元件隔离氧化膜(6m)和元件隔离氧化膜(6n)之间的主表面(1a)上形成的、含有分别与元件隔离氧化膜(6m)和元件隔离氧化膜(6n)接触的鸟嘴形状的鸟嘴(11)的隧道氧化膜(3)；以及在隧道氧化膜(3)上形成的、在元件隔离氧化膜(6m)和元件隔离氧化膜(6n)之间的中间部有大于0且小于50nm的厚度的、在鸟嘴(11)上厚度薄于上述厚度的硅膜即多晶硅膜4。从而，提供在栅绝缘膜上以所期待尺寸形成鸟嘴的、栅绝缘膜的电气特性良好的半导体装置。

公开(公告)号：CN1286179C

公开(公告)日：2006-11-22

申请号：CN03160149.9

申请日：2003-09-24

Applicant: 株式会社瑞萨科技

Inventor： 角野润 ,  清水悟

IPC: H01L27/105 ,  H01L29/788 ,  H01L21/8234 ,  H01L21/8239

CPC classification number: H01L27/11526 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11536

Abstract: 本发明旨在获得具有良好的电学特性的非易失半导体存储装置及其制造方法。本发明的半导体装置设有：含两个沟(2a、2b)的半导体衬底(1)、在沟(2a、2b)的内部形成的隔离氧化膜(5a、5b)、浮置栅极(7a～7c)、ONO膜(8)及控制栅电极(9)。隔离氧化膜(5a、5b)的上部表面的区域(33)成为下凸的曲面状。浮置栅电极(7b)，从位于两个沟之间的半导体衬底(1)的主表面上延伸至两个隔离氧化膜(5a、5b)上部，且具有平坦的上部表面。ONO膜(8)，从浮置栅电极的上部表面延伸至浮置栅电极(7a～7c)的侧面。控制栅电极(9)，从浮置栅电极(7a～7c)的上部表面延伸至浮置栅电极(7a～7c)的侧面，在ONO膜(8)上形成。

公开(公告)号：CN1332452C

公开(公告)日：2007-08-15

申请号：CN200410006777.5

申请日：2004-02-26

Applicant: 株式会社瑞萨科技

Inventor： 清水悟

IPC: H01L29/78 ,  H01L29/788 ,  H01L27/115

CPC classification number: H01L27/11521 ,  H01L21/76897 ,  H01L27/115 ,  H01L29/7881 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种半导体装置，备有包括直线部分的栅电极(2)，和形成于上述直线部分的延伸位置上的伪电极(18)、阻挡绝缘膜(5)、侧壁绝缘膜(3)、层间绝缘膜，和从上方看时在上述直线部分平行延伸的直线形接触部(11)。但是，从上方看时的上述直线形接触部(11)的外形的长边，越过侧壁绝缘膜(3)而位于分别进入栅电极(2)和伪电极(18)上侧区域的位置。从上方看时上述直线形接触部的内部出现的栅电极(2)和伪电极(18)之间的间隙G，由侧壁绝缘膜(3)掩埋而不致露出半导体衬底。

公开(公告)号：CN1330000C

公开(公告)日：2007-08-01

申请号：CN03143461.4

申请日：2003-09-25

Applicant: 株式会社瑞萨科技

Inventor： 角野润 ,  清水悟

IPC: H01L29/78 ,  H01L21/76 ,  H01L21/336

Abstract: 本发明的半导体装置中设有：含有主表面(1a)并在该主表面(1a)上隔着间隔形成沟槽(2m、2n)的硅衬底(1)；填充沟槽(2m、2n)的元件隔离氧化膜(6m、6n)；在位于元件隔离氧化膜(6m)和元件隔离氧化膜(6n)之间的主表面(1a)上形成的、含有分别与元件隔离氧化膜(6m)和元件隔离氧化膜(6n)接触的鸟嘴形状的鸟嘴(11)的隧道氧化膜(3)；以及在隧道氧化膜(3)上形成的、在元件隔离氧化膜(6m)和元件隔离氧化膜(6n)之间的中间部有大于0且小于50nm的厚度的、在鸟嘴(11)上厚度薄于上述厚度的硅膜即多晶硅膜(4)。从而，提供在栅绝缘膜上以所期待尺寸形成鸟嘴的、栅绝缘膜的电气特性良好的半导体装置。