公开(公告)号：CN1791836A

公开(公告)日：2006-06-21

申请号：CN200480013212.8

申请日：2004-12-22

Applicant: 株式会社瑞萨科技

Inventor： 田中稔彦

IPC: G03F1/08 ,  H01L21/027

CPC classification number: G03F7/70425 ,  G03F7/70441

Abstract: 一种制造具有沿纵向延伸的第一布线图案以及与第一布线图案形状相同并沿与所述纵向垂直的方向即横向延伸的第二布线图案的半导体器件的方法。该方法包括以下步骤：使用线性偏振照明来根据包括用于形成第一布线图案的掩模图案(16)和用于形成第二布线图案的掩模图案(17)的掩模图案进行曝光的步骤；以及在曝光之后形成具有与掩模图案(16，17)对应的形状的第一布线图案和第二布线图案的步骤，其中，用于形成第一布线图案和第二布线图案的掩模图案(16，17)的形状彼此不同。

公开(公告)号：CN1603949A

公开(公告)日：2005-04-06

申请号：CN200410085582.4

申请日：2004-09-30

Applicant: 株式会社瑞萨科技

Inventor： 田中稔彦 ,  中尾修治

IPC: G03F1/00 ,  H01L21/027

CPC classification number: G03F1/29 ,  G03F1/32

Abstract: 一种光掩模，具有对于进行复制的主体图形(5)曝光光线的相位成同相并减弱曝光光线的外围区域部分(4)和使曝光光线透过主体图形(5)的边缘部分并使之与主体图形透过光反相的边缘图形(6)。使用本光掩模，具有可适应65nm节点的实用分辨率，可以提供无缺陷并可检查缺陷的光掩模和半导体装置的制造方法。

公开(公告)号：CN100507713C

公开(公告)日：2009-07-01

申请号：CN200410085582.4

申请日：2004-09-30

Applicant: 株式会社瑞萨科技

Inventor： 田中稔彦 ,  中尾修治

IPC: G03F1/00 ,  H01L21/027

CPC classification number: G03F1/29 ,  G03F1/32

Abstract: 一种光掩模，具有对于进行复制的主体图形(5)曝光光线的相位成同相并减弱曝光光线的外围区域部分(4)和使曝光光线透过主体图形(5)的边缘部分并使之与主体图形透过光反相的边缘图形(6)。使用本光掩模，具有可适应65nm节点的实用分辨率，可以提供无缺陷并可检查缺陷的光掩模和半导体装置的制造方法。

公开(公告)号：CN1791836B

公开(公告)日：2010-08-18

申请号：CN200480013212.8

申请日：2004-12-22

Applicant: 株式会社瑞萨科技

Inventor： 田中稔彦

IPC: G03F1/08 ,  H01L21/027

CPC classification number: G03F7/70425 ,  G03F7/70441

Abstract: 一种制造具有沿纵向延伸的第一布线图案以及与第一布线图案形状相同并沿与所述纵向垂直的方向即横向延伸的第二布线图案的半导体器件的方法。该方法包括以下步骤：使用线性偏振照明来根据包括用于形成第一布线图案的掩模图案(16)和用于形成第二布线图案的掩模图案(17)的掩模图案进行曝光的步骤；以及在曝光之后形成具有与掩模图案(16，17)对应的形状的第一布线图案和第二布线图案的步骤，其中，用于形成第一布线图案和第二布线图案的掩模图案(16，17)的形状彼此不同。

公开(公告)号：CN101592871A

公开(公告)日：2009-12-02

申请号：CN200910139008.5

申请日：2009-05-13

Applicant: 株式会社瑞萨科技

Inventor： 田中稔彦

IPC: G03F7/20 ,  G03F1/14 ,  G03F1/08 ,  H01L21/02

CPC classification number: G03F1/24 ,  B82Y10/00 ,  B82Y40/00 ,  G03F1/36 ,  G03F1/72

Abstract: 本发明提供一种半导体集成电路器件的制造方法，在产生了相位缺陷(211)的开口图案(204)附近的吸收层(203)上形成具有比开口图案(204)细微的开口直径的辅助图案(301)。该辅助图案(301)是用于调整在晶片上的光致抗蚀剂膜上复制开口图案(204)时的曝光光量的图案。

公开(公告)号：CN1591782A

公开(公告)日：2005-03-09

申请号：CN200410070923.0

申请日：2004-07-13

Applicant: 株式会社瑞萨科技

Inventor： 田中稔彦

IPC: H01L21/027 ,  G03F7/38

CPC classification number: G03F7/70466 ,  G03F7/2024 ,  G03F7/203 ,  H01L21/0275 ,  H01L21/32139

Abstract: 本发明公开了一种半导体器件的制造方法。伴随着半导体器件的高速化和高集成化的发展，同时要求形成微细的栅极图形和微细而且高密度的图形。在实现该要求的现有技术中，虽然有全面细线化法和移相器边缘移相曝光法等，但是，前者会产生栅极电极布线也与栅极图形同时变细、布线部分易于断线、成品率低的问题。后者则由于移相器间的干涉和移相器配置的制约等关系而存在着会受到强的布局限制的问题。为了同时解决这些问题，本发明提供高集成而且具有极细的栅极电极的半导体器件的制造方法。在形成了抗蚀剂图形后，向所要的部分照射DUV或电子束以使抗蚀剂有选择地细线化。