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公开(公告)号：CN103295969A
公开(公告)日：2013-09-11
申请号：CN201310065422.2
申请日：2013-03-01
Applicant: 瑞萨电子株式会社
IPC: H01L21/84 , H01L21/762
CPC classification number: H01L21/76 , H01L21/31053 , H01L21/31056 , H01L21/68 , H01L21/76229 , H01L21/76283 , H01L23/544 , H01L27/1207 , H01L2223/5442 , H01L2223/54426 , H01L2223/5446 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种半导体集成电路装置的制造方法。在SOI基板上具有SOI器件区域及大容量器件区域的混合型SOI半导体集成电路装置中，一般在形成STI绝缘膜后，在应成为大容量器件区域的区域中去除SOI层及BOX层。但是，在该工艺中，在大容量器件区域中，存在STI绝缘膜的上表面和半导体基板上表面间的阶梯差变得明显的问题。本发明的在SOI型半导体晶圆上形成SOI器件区域和大容量器件区域的半导体集成电路的制造方法，先进行大容量器件区域中的BOX层及SOI层的去除，之后在两个区域中形成STI区域。其中，在SOI器件区域中，STI区域形成为贯通BOX层。
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公开(公告)号：CN102157350B
公开(公告)日：2013-08-21
申请号：CN201110050654.1
申请日：2008-01-11
Applicant: 瑞萨电子株式会社
IPC: G03F1/36
CPC classification number: G03F1/70
Abstract: 本发明提供一种半导体器件的制造方法。由于在有源区域图案的角处生成圆形，配置在有源图案上的栅极图案面积发生变化，由此产生晶体管特性变化的问题。本发明中的、在同一层中包含形成外角的拐角部并邻接的2边图案和密集配置的周期性图案的半导体器件的制造方法，包括下述工序：(a)用具有第1掩模图案的第1掩模，对对应于包含分割上述2边图案的第1边的第1分割图案和间隔上述周期性图案的第1间隔图案的区域进行曝光；(b)用具有第2掩模图案的第2掩模，对对应于包含分割上述2边图案的第2边的第2分割图案和间隔上述周期性图案的第2间隔图案的区域进行曝光。
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公开(公告)号：CN102157350A
公开(公告)日：2011-08-17
申请号：CN201110050654.1
申请日：2008-01-11
Applicant: 瑞萨电子株式会社
IPC: H01L21/00 , H01L21/027 , G03F1/14 , G03F7/20
CPC classification number: G03F1/70
Abstract: 本发明提供一种半导体器件的制造方法。由于在有源区域图案的角处生成圆形，配置在有源图案上的栅极图案面积发生变化，由此产生晶体管特性变化的问题。本发明中的、在同一层中包含形成外角的拐角部并邻接的2边图案和密集配置的周期性图案的半导体器件的制造方法，包括下述工序：(a)用具有第1掩模图案的第1掩模，对对应于包含分割上述2边图案的第1边的第1分割图案和间隔上述周期性图案的第1间隔图案的区域进行曝光；(b)用具有第2掩模图案的第2掩模，对对应于包含分割上述2边图案的第2边的第2分割图案和间隔上述周期性图案的第2间隔图案的区域进行曝光。
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公开(公告)号：CN101369524B
公开(公告)日：2011-04-13
申请号：CN200810168690.6
申请日：2008-01-11
Applicant: 瑞萨电子株式会社
IPC: H01L21/00 , H01L21/027 , G03F1/14 , G03F7/20
CPC classification number: G03F1/70
Abstract: 本发明提供一种半导体器件的制造方法。由于在有源区域图案的角处生成圆形，配置在有源图案上的棚极图案面积发生变化，由此产生晶体管特性变化的问题。本发明中的在同一层中包含形成外角的拐角部并邻接的2边图案和密集配置的周期性图案的半导体器件的制造方法，包括下述工序：(a)用具有第1掩模图案的第1掩模，对对应于包含分割上述2边图案的第1边的第1分割图案和间隔上述周期性图案的第1间隔图案的区域进行曝光；(b)用具有第2掩模图案的第2掩模，对对应于包含分割上述2边图案的第2边的第2分割图案和间隔上述周期性图案的第2间隔图案的区域进行曝光。
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