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公开(公告)号：CN108511396B
公开(公告)日：2023-05-05
申请号：CN201810144702.5
申请日：2018-02-12
Applicant: 瑞萨电子株式会社
Abstract: 本发明涉及一种电子装置，其能够提高电子装置的性能。电子装置(EA1)具有第一基板、配置在第一基板之上的配线基板即第二基板(SU2)、容纳第一基板和配线基板(SU2)并且具备边(HSe1)及边(HSe2)的框体(HS)。在配线基板(SU2)上搭载有驱动部件即半导体部件(PDR)。第一半导体部件的栅电极经由配置在边(HSe1)侧的引线(LGH)以及配置在驱动部件(PDR)和边(HSe1)之间的配线(WLGH)与驱动部件(PDR)电连接。并且，第二半导体部件的栅电极经由配置在边(HSe2)侧的引线(LGL)以及配置在驱动部件(PDR)与边(HSe2)之间的配线(WLGL)与驱动部件(PDR)电连接。
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公开(公告)号：CN106409819B
公开(公告)日：2021-10-01
申请号：CN201610443218.3
申请日：2016-06-20
Applicant: 瑞萨电子株式会社
IPC: H01L25/07
Abstract: 本发明涉及半导体装置，提高半导体装置的可靠性。形成有控制电路的半导体芯片(CHP3)与多个IGBT芯片中的半导体芯片(CHP1(HU))经由高侧用中继基板(RB1)而电连接。即，半导体芯片(CHP1(HU))与半导体芯片(CHP3)经由导线(W1)、高侧用中继基板(RB1)和导线(W2)而电连接。同样地，形成有控制电路的半导体芯片(CHP3)与多个IGBT芯片中的半导体芯片(CHP1(LW))经由低侧用中继基板(RB2)而电连接。即，半导体芯片(CHP1(LW))与半导体芯片(CHP3)经由导线W1、低侧用中继基板(RB2)和导线(W2)而电连接。
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公开(公告)号：CN109216299B
公开(公告)日：2023-10-27
申请号：CN201810200233.4
申请日：2018-03-12
Applicant: 瑞萨电子株式会社
Abstract: 本发明提供半导体模块的制造方法及半导体模块，能够提高半导体模块的可靠性。在半导体模块(SA)装配的树脂模制工序中，以芯片搭载部(TAB1～4)各自的背面从密封体(MR)的背面(BS6)露出的方式对IGBT芯片(10)、二极管芯片、控制芯片、芯片搭载部(TAB1～4)各自的一部分进行树脂模制。在上述树脂模制之后，在密封体(MR)的背面(BS6)上以覆盖芯片搭载部(TAB1～4)各自的背面(露出部)的方式粘贴绝缘层(70)，然后，在绝缘层(70)上粘贴TIM层(80)。其中，俯视图中TIM层(80)的区域被包含于绝缘层(70)的区域中。
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公开(公告)号：CN108347177B
公开(公告)日：2021-09-07
申请号：CN201711455862.3
申请日：2017-12-28
Applicant: 瑞萨电子株式会社
Abstract: 本发明提供一种半导体装置，实现了半导体装置性能的提升。半导体装置包括多个第一半导体芯片、多个第二半导体芯片、电阻部件以及半导体芯片，所述半导体芯片包括耦合至电阻部件两端上的电极的第一电路。密封体具有第一边(长边)、第二边(长边)、第三边(短边)以及第四边(短边)。在Y方向上，第一半导体芯片和第二半导体芯片中的每一个设置在相比于第二边更靠近第一边的位置处，同时半导体芯片设置在相比于第一边更靠近第二边的位置处。而且，在Y方向上，设置电阻部件、第二半导体芯片和第一半导体芯片，以便增加从第三边朝向第四边的距离，同时半导体芯片设置在相比于第四边更靠近第三边的位置处。
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公开(公告)号：CN109216299A
公开(公告)日：2019-01-15
申请号：CN201810200233.4
申请日：2018-03-12
Applicant: 瑞萨电子株式会社
Abstract: 本发明提供半导体模块的制造方法及半导体模块，能够提高半导体模块的可靠性。在半导体模块(SA)装配的树脂模制工序中，以芯片搭载部(TAB1～4)各自的背面从密封体(MR)的背面(BS6)露出的方式对IGBT芯片(10)、二极管芯片、控制芯片、芯片搭载部(TAB1～4)各自的一部分进行树脂模制。在上述树脂模制之后，在密封体(MR)的背面(BS6)上以覆盖芯片搭载部(TAB1～4)各自的背面(露出部)的方式粘贴绝缘层(70)，然后，在绝缘层(70)上粘贴TIM层(80)。其中，俯视图中TIM层(80)的区域被包含于绝缘层(70)的区域中。
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Patent Agency Ranking
公开(公告)号：CN108347177A
公开(公告)日：2018-07-31
申请号：CN201711455862.3
申请日：2017-12-28
Applicant: 瑞萨电子株式会社
Abstract: 本发明提供一种半导体装置，实现了半导体装置性能的提升。半导体装置包括多个第一半导体芯片、多个第二半导体芯片、电阻部件以及半导体芯片，所述半导体芯片包括耦合至电阻部件两端上的电极的第一电路。密封体具有第一边(长边)、第二边(长边)、第三边(短边)以及第四边(短边)。在Y方向上，第一半导体芯片和第二半导体芯片中的每一个设置在相比于第二边更靠近第一边的位置处，同时半导体芯片设置在相比于第一边更靠近第二边的位置处。而且，在Y方向上，设置电阻部件、第二半导体芯片和第一半导体芯片，以便增加从第三边朝向第四边的距离，同时半导体芯片设置在相比于第四边更靠近第三边的位置处。
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公开(公告)号：CN102543771A
公开(公告)日：2012-07-04
申请号：CN201210043162.4
申请日：2008-04-25
Applicant: 瑞萨电子株式会社
IPC: H01L21/50 , H01L21/60 , H01L23/495
CPC classification number: H01L23/49582 , H01L23/49503 , H01L23/49524 , H01L23/49548 , H01L23/49562 , H01L23/544 , H01L24/05 , H01L24/29 , H01L24/35 , H01L24/37 , H01L24/40 , H01L24/41 , H01L24/45 , H01L24/48 , H01L24/49 , H01L24/73 , H01L24/77 , H01L24/78 , H01L24/83 , H01L24/84 , H01L24/85 , H01L29/0615 , H01L29/41766 , H01L29/456 , H01L29/7397 , H01L29/7811 , H01L29/7813 , H01L2223/54406 , H01L2223/54433 , H01L2223/54486 , H01L2224/04042 , H01L2224/05073 , H01L2224/05166 , H01L2224/05624 , H01L2224/0603 , H01L2224/29294 , H01L2224/29339 , H01L2224/32245 , H01L2224/37124 , H01L2224/40091 , H01L2224/40245 , H01L2224/40247 , H01L2224/4103 , H01L2224/45014 , H01L2224/45124 , H01L2224/45144 , H01L2224/48091 , H01L2224/48247 , H01L2224/4846 , H01L2224/48465 , H01L2224/48624 , H01L2224/48724 , H01L2224/4903 , H01L2224/49051 , H01L2224/49111 , H01L2224/4912 , H01L2224/73219 , H01L2224/73221 , H01L2224/73265 , H01L2224/78 , H01L2224/83801 , H01L2224/8385 , H01L2224/84205 , H01L2224/85205 , H01L2224/85214 , H01L2924/00011 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01014 , H01L2924/01015 , H01L2924/01022 , H01L2924/01028 , H01L2924/01029 , H01L2924/01033 , H01L2924/01046 , H01L2924/01047 , H01L2924/01054 , H01L2924/01074 , H01L2924/01078 , H01L2924/01079 , H01L2924/01082 , H01L2924/014 , H01L2924/05042 , H01L2924/10253 , H01L2924/12042 , H01L2924/1305 , H01L2924/13055 , H01L2924/1306 , H01L2924/13091 , H01L2924/14 , H01L2924/181 , H01L2924/19043 , H01L2924/00014 , H01L2924/00012 , H01L2924/00 , H01L2924/3512 , H01L2224/83205
Abstract: 本发明公开了一种半导体器件。本发明的目的是实现其中密封功率MOSFET的小表面安装封装的导通电阻的减小。硅芯片安装在与构成漏极引线的引线集成的芯片焊盘部上。硅芯片的主表面上具有源极焊盘和栅极焊盘。硅芯片的背面构成功率MOSFET的漏极，并经由Ag浆料键合至芯片焊盘部的顶表面。构成源极引线的引线经由Al带电耦合至源极焊盘，而构成栅极引线的引线经由Au线电耦合至栅极焊盘。
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公开(公告)号：CN101295687B
公开(公告)日：2012-05-16
申请号：CN200810093595.4
申请日：2008-04-25
Applicant: 瑞萨电子株式会社
IPC: H01L23/48 , H01L23/485 , H01L23/495 , H01L23/31
Abstract: 本发明公开了一种半导体器件。本发明的目的是实现其中密封功率MOSFET的小表面安装封装的导通电阻的减小。硅芯片安装在与构成漏极引线的引线集成的芯片焊盘部上。硅芯片的主表面上具有源极焊盘和栅极焊盘。硅芯片的背面构成功率MOSFET的漏极，并经由Ag浆料键合至芯片焊盘部的顶表面。构成源极引线的引线经由Al带电耦合至源极焊盘，而构成栅极引线的引线经由Au线电耦合至栅极焊盘。
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公开(公告)号：CN117059598A
公开(公告)日：2023-11-14
申请号：CN202310267976.4
申请日：2023-03-20
Applicant: 瑞萨电子株式会社
IPC: H01L23/495 , H01L23/31
Abstract: 本公开涉及一种半导体器件。该半导体器件包括：裸片焊盘，具有面向半导体芯片的上表面，形成在上表面上的金属膜，以及形成为覆盖所述金属膜的键合材料。此处，上表面具有：与所述半导体芯片重叠的第一区域；不与所述半导体芯片重叠的第二区域；被包括在所述第一区域中并且被金属膜覆盖的第三区域；以及第四区域，该第四区域被包括在第一区域中且与第三区域相邻并且未被金属膜覆盖。另外，半导体芯片安装在裸片焊盘上，使得半导体芯片的中心与第三区域重叠。此外，第三区域的面积大于或等于第一区域的面积的11％，并且小于或等于第一区域的面积的55％。
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公开(公告)号：CN108511396A
公开(公告)日：2018-09-07
申请号：CN201810144702.5
申请日：2018-02-12
Applicant: 瑞萨电子株式会社
Abstract: 本发明涉及一种电子装置，其能够提高电子装置的性能。电子装置(EA1)具有第一基板、配置在第一基板之上的配线基板即第二基板(SU2)、容纳第一基板和配线基板(SU2)并且具备边(HSe1)及边(HSe2)的框体(HS)。在配线基板(SU2)上搭载有驱动部件即半导体部件(PDR)。第一半导体部件的栅电极经由配置在边(HSe1)侧的引线(LGH)以及配置在驱动部件(PDR)和边(HSe1)之间的配线(WLGH)与驱动部件(PDR)电连接。并且，第二半导体部件的栅电极经由配置在边(HSe2)侧的引线(LGL)以及配置在驱动部件(PDR)与边(HSe2)之间的配线(WLGL)与驱动部件(PDR)电连接。
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