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Patent Agency Ranking
公开(公告)号：CN103872047A
公开(公告)日：2014-06-18
申请号：CN201310685194.9
申请日：2013-12-13
Applicant: 瑞萨电子株式会社
Inventor： 落合俊彦
IPC: H01L27/04 , H01L23/48 , H01L23/528
Abstract: 本发明涉及半导体器件。该半导体器件包括贯穿硅衬底的TSV。密封环被设置为从最对于硅衬底最近的第一低相对介电常数薄膜至对于硅衬底最远的第二低相对介电常数薄膜。密封环被形成为在从晶圆正面的硅衬底的鸟瞰图中围绕TSV。这就能实现包括了低相对介电常数薄膜和TSV的半导体器件中的低相对介电常数薄膜中的裂缝的产生或发展的抑制。
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公开(公告)号：CN101673711B
公开(公告)日：2014-06-04
申请号：CN200910140258.0
申请日：2009-07-13
Applicant: 瑞萨电子株式会社
IPC: H01L21/8234 , H01L21/768 , H01L27/088 , H01L23/528
CPC classification number: H01L27/088 , H01L27/0207 , H01L27/11807
Abstract: 本发明提供了一种即使在高度小型化的电路单元中仍然可以防止电路可靠性下降的电路布局设计方法。为了防止来自电势差大的电源电势或者参考电势的噪声影响栅极电极并且造成故障，要求连接到栅极电极的第一塞与对其供应电源电势或者参考电势的第二塞相互隔开如下距离，该距离足以让来自电源电势或者参考电势的噪声不影响第一塞。为此，在按照相等间隔放置于布线以下的第二塞之中，在平面布局设计之时仅删除在没有与第一塞充分隔开的布局位置放置的第二塞。
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公开(公告)号：CN106663660B
公开(公告)日：2019-11-05
申请号：CN201480081265.7
申请日：2014-12-24
Applicant: 瑞萨电子株式会社
Abstract: 半导体装置包括搭载在搭载于配线基板的中介部上且经由中介部而彼此电连接的第一及第二半导体部件。并且，中介部的多个配线层具有从作为基准的主面侧依次层叠的第一配线层、第二配线层及第三配线层。并且，在中介部的夹在第一半导体部件和第二半导体部件之间的第一区域中，第三配线层中的基准电位用配线的比例比第一配线层中的基准电位用配线的比例大。并且，在第一区域中，第一配线层中的信号用配线的比例比第三配线层中的信号用配线的比例大。
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公开(公告)号：CN103872047B
公开(公告)日：2018-02-27
申请号：CN201310685194.9
申请日：2013-12-13
Applicant: 瑞萨电子株式会社
Inventor： 落合俊彦
IPC: H01L27/04 , H01L23/48 , H01L23/528
Abstract: 本发明涉及半导体器件。该半导体器件包括贯穿硅衬底的TSV。密封环被设置为从最对于硅衬底最近的第一低相对介电常数薄膜至对于硅衬底最远的第二低相对介电常数薄膜。密封环被形成为在从晶圆正面的硅衬底的鸟瞰图中围绕TSV。这就能实现包括了低相对介电常数薄膜和TSV的半导体器件中的低相对介电常数薄膜中的裂缝的产生或发展的抑制。
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公开(公告)号：CN106663660A
公开(公告)日：2017-05-10
申请号：CN201480081265.7
申请日：2014-12-24
Applicant: 瑞萨电子株式会社
Abstract: 半导体装置包括搭载在搭载于配线基板的中介部上且经由中介部而彼此电连接的第一及第二半导体部件。并且，中介部的多个配线层具有从作为基准的主面侧依次层叠的第一配线层、第二配线层及第三配线层。并且，在中介部的夹在第一半导体部件和第二半导体部件之间的第一区域中，第三配线层中的基准电位用配线的比例比第一配线层中的基准电位用配线的比例大。并且，在第一区域中，第一配线层中的信号用配线的比例比第三配线层中的信号用配线的比例大。
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