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公开(公告)号：KR101841143B1
公开(公告)日：2018-03-27
申请号：KR1020160067533
申请日：2016-05-31
Applicant: 고려대학교 산학협력단
IPC: H04L12/841 , H04L12/851 , H04L12/805
Abstract: 본발명에따르는, 패킷의재전송으로인한지연을단축시키기위한패킷의플로우스케줄링방법은, (a) 외부객체로부터쿼리를수신하는단계;(b) 상기쿼리에대한응답을위해우선순위를지정하는단계; 및 (c) 상기우선순위에따라패킷을전송하는단계;를포함하며, 상기우선순위를지정하는단계는, 상기응답을위한패킷을생성하여다른서버로전송하되, 대상패킷이재전송패킷인경우다른패킷보다상기재전송패킷에대하여높은우선순위를지정한다.
Abstract translation: 根据本发明，一种用于调度分组流以便缩短由于分组的重传导致的延迟的方法包括以下步骤：（a）从外部对象接收查询;（b）为对查询的响应分配优先级 。 并且（c）按照优先顺序发送分组，其中，指定优先顺序的步骤包括：生成用于响应的分组并且将分组发送到另一个服务器，其中当目标分组是重发分组时， 重传分组的优先级高于分组。
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公开(公告)号：KR1020170135511A
公开(公告)日：2017-12-08
申请号：KR1020160067533
申请日：2016-05-31
Applicant: 고려대학교 산학협력단
IPC: H04L12/841 , H04L12/851 , H04L12/805
CPC classification number: H04L47/283 , H04L47/245 , H04L47/2483 , H04L47/36
Abstract: 본발명에따르는, 패킷의재전송으로인한지연을단축시키기위한패킷의플로우스케줄링방법은, (a) 외부객체로부터쿼리를수신하는단계;(b) 상기쿼리에대한응답을위해우선순위를지정하는단계; 및 (c) 상기우선순위에따라패킷을전송하는단계;를포함하며, 상기우선순위를지정하는단계는, 상기응답을위한패킷을생성하여다른서버로전송하되, 대상패킷이재전송패킷인경우다른패킷보다상기재전송패킷에대하여높은우선순위를지정한다.
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公开(公告)号：KR100751920B1
公开(公告)日：2007-08-24
申请号：KR1020060032545
申请日：2006-04-11
Applicant: 고려대학교 산학협력단
Abstract: An optical receiver having compact dimension is provided to generate a voltage signal corresponding to an optical signal and a reference voltage in proportion to the amplitude of an input signal in a TIA(Trans-Impedance Amplifier) by using plural amplifiers. An optical receiver having compact dimension comprises the followings: a light detecting unit(100) for generating a current signal corresponding to a received optical signal; a reference current/voltage converting unit(110) for converting the current signal into a voltage signal by using a predetermined resistor and plural amplifiers and generating a reference voltage corresponding to amplitude of the current signal by using the voltage gain ratio between the plural amplifiers; and a logic determination unit(130) for determining a logic level by comparing the reference voltage with amplitude of the voltage signal.
Abstract translation: 提供具有紧凑尺寸的光学接收器，以通过使用多个放大器来产生与光学信号和与TIA（跨阻放大器）中的输入信号的幅度成比例的参考电压相对应的电压信号。 具有紧凑尺寸的光学接收器包括以下部分：光检测单元（100），用于产生对应于接收的光信号的电流信号; 参考电流/电压转换单元（110），用于通过使用预定电阻器和多个放大器将电流信号转换为电压信号，并且通过使用多个放大器之间的电压增益比来产生与电流信号的振幅相对应的参考电压; 以及用于通过将参考电压与电压信号的幅度进行比较来确定逻辑电平的逻辑确定单元（130）。
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公开(公告)号：KR1020090036446A
公开(公告)日：2009-04-14
申请号：KR1020070101637
申请日：2007-10-09
Applicant: 고려대학교 산학협력단
IPC: H03K23/00
CPC classification number: H03K23/667 , H03K21/023 , H03L7/193
Abstract: A programmable divider and a control method thereof are provided to perform a high speed operation by reducing a fanout of a DMP(Dual Modulus Prescaler) without a swallow counter. A programmable divider(10) includes a DMP(20), a down counter(30), and a coarse detector(40). The DMP divides an input signal and outputs a clock signal. The down counter down-counts the clock signal from a predetermined reference counting value and outputs the counting signal. The down counter outputs the divider output signal according to the counting result. If the counting signal coincides with the predetermined division ratio change value, the coarse detector outputs the DMP control signal for controlling the division ratio of the DMP.
Abstract translation: 提供可编程分频器及其控制方法，通过减少DMP（双模预分频器）的扇出而不使用吞咽计数器来执行高速操作。 可编程分频器（10）包括DMP（20），向下计数器（30）和粗略检测器（40）。 DMP分割输入信号并输出时钟信号。 下降计数器从预定的基准计数值向下计数时钟信号，并输出计数信号。 下降计数器根据计数结果输出除法器输出信号。 如果计数信号与预定的分频比改变值一致，则粗略检测器输出用于控制DMP分频比的DMP控制信号。
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Patent Agency Ranking
公开(公告)号：KR1020100027396A
公开(公告)日：2010-03-11
申请号：KR1020080086297
申请日：2008-09-02
Applicant: 고려대학교 산학협력단
CPC classification number: H03L7/193 , H03K21/38 , H03K23/667 , H03K23/68
Abstract: PURPOSE: A programmable frequency divider and a dividing method thereof are provided to secure performance at a high speed by reducing a fan-out. CONSTITUTION: A division clock generator(21) generates a division clock by dividing the frequency of an input clock into a first division ratio or a second division ratio according to a division ratio control signal. A counter(22) counts the number of Douts. The counter serially performs the swallow mode counting and program mode counting of the CNT. A control signal generator(23) generates an MC signal using the number of the swallow mode counting and program mode counting. The control signal generator generates a reset control signal of the counting unit.
Abstract translation: 目的：提供可编程分频器及其分频方法，以通过减少扇出来高速保持性能。 构成：分频时钟发生器（21）通过根据分频比控制信号将输入时钟的频率除以第一分频比或第二分频比来产生除法时钟。 计数器（22）计数Douts的数量。 计数器串行执行CNT的燕窝模式计数和程序模式计数。 控制信号发生器（23）使用吞咽模式计数和程序模式计数的数量产生MC信号。 控制信号发生器产生计数单元的复位控制信号。
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公开(公告)号：KR102064679B1
公开(公告)日：2020-01-09
申请号：KR1020180086807
申请日：2018-07-25
Applicant: 고려대학교 산학협력단
IPC: H04L12/863 , H04L12/861 , H04L12/935
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公开(公告)号：KR100975040B1
公开(公告)日：2010-08-11
申请号：KR1020080086297
申请日：2008-09-02
Applicant: 고려대학교 산학협력단
CPC classification number: H03L7/193 , H03K21/38 , H03K23/667 , H03K23/68
Abstract: 본 발명은 프로그램 가능한 주파수 분주기(Programmable Frequency Divider: PD)에 관한 것으로, 보다 상세하게는 매우 높은 주파수를 발생시키는 위상 고정 루프(Phase Locked Loop, PLL)를 이용한 주파수 합성기(Frequency Synthesizer)의 핵심 모듈인 프로그램 가능한 주파수 분주기에 관한 것이다.
본 명세서에서 개시하는 프로그램 가능한 주파수 분주기는 분주비 제어신호(MC 신호)에 의해 입력 클럭(F
in )의 주파수를 제1 분주비(N+1) 또는 제2 분주비(N)로 분주한 분주 클럭(D
out )을 생성하는 분주 클럭 생성부; 상기 D
out 의 개수(CNT)를 카운팅하되, 상기 CNT의 스왈로우 모드 카운팅과 상기 CNT의 프로그램 모드 카운팅을 직렬적으로 수행하는 카운팅부; 및 상기 CNT와 상기 스왈로우 모드 카운팅의 수(S)와 상기 CNT의 최대의 수에 해당하는 상기 프로그램 모드 카운팅의 수(P)를 이용하여 상기 MC 신호를 생성하여 상기 분주 클럭 생성부에 피드-백(feedback)하고, 상기 카운팅부의 리셋 제어신호(RST 신호)를 생성하는 제어신호 생성부를 포함한다.-
公开(公告)号：KR100954839B1
公开(公告)日：2010-04-28
申请号：KR1020070101637
申请日：2007-10-09
Applicant: 고려대학교 산학협력단
IPC: H03K23/00
Abstract: 프로그램 가능한 분주기 및 그 제어방법이 개시된다.
본 발명에 따른 프로그램 가능한 분주는, 입력신호를 분주하여 클록신호를 출력하는 프리스케일러와; 상기 클록신호를 입력 받아 기 설정된 기준 카운팅값에서 다운 카운팅하여 카운팅신호를 출력하고, 상기 카운팅 결과에 따라 분주기 출력신호를 출력하는 다운 카운터와; 상기 카운팅신호가 기 설정된 분주비 변경값과 일치하는 경우 상기 프리스케일러의 분주비 제어를 위한 프리스케일러 제어신호를 출력하는 컬스 디텍터를 포함한다.
본 발명에 프로그램 가능한 분주기 및 그 제어방법 의하면, 분주기의 회로 구성을 단순화함으로써 소형화 설계가 가능하고 생산원가를 감소시킬 수 있으며, 적은 전력으로 고속 동작이 가능하게 하는 효과가 있다.-
公开(公告)号：KR100791635B1
公开(公告)日：2008-01-04
申请号：KR1020060094498
申请日：2006-09-28
Applicant: 고려대학교 산학협력단
Abstract: A high-speed adaptive equalizer is provided to easily implement an adaptive equalizer by monitoring a change for time in the clocks transmitted through a clock channel and extracting the control voltage of an equalizer. A high-speed adaptive equalizer consists of a data recovery circuit(200) and a clock recovery circuit(240). The data recovery circuit(200) compensates for the distortion of a data signal transmitted from a Tx block. The clock recovery circuit(240) which compensates for the loss of a clock signal transmitted from the Tx block comprises a control voltage creation part(241) and a reset signal generating part(242). The control voltage creation part(241) creates a control voltage according to the attenuation extent of the clock signal using the amplitude of the clock signal, supplies the control voltage to the data recovery circuit(200), and compensates a loss portion through the channel of the data signal. The reset signal generating part(242) creates a reset signal to update the minimum voltage value for the control voltage using the compensated clock signal and supplies it to the control voltage creation part(241).
Abstract translation: 提供了一种高速自适应均衡器，通过监视通过时钟信道发送的时钟中的时间变化并提取均衡器的控制电压来容易地实现自适应均衡器。 高速自适应均衡器由数据恢复电路（200）和时钟恢复电路（240）组成。 数据恢复电路（200）补偿从Tx块发送的数据信号的失真。 补偿从Tx块发送的时钟信号的丢失的时钟恢复电路（240）包括控制电压产生部分（241）和复位信号产生部分（242）。 控制电压产生部分（241）使用时钟信号的幅度根据时钟信号的衰减程度产生控制电压，将控制电压提供给数据恢复电路（200），并通过通道补偿损耗部分 的数据信号。 复位信号生成部分（242）产生复位信号，以使用经补偿的时钟信号来更新控制电压的最小电压值，并将其提供给控制电压产生部分（241）。
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