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公开(公告)号：KR1020140006693A
公开(公告)日：2014-01-16
申请号：KR1020120111502
申请日：2012-10-08
Applicant: 고려대학교 산학협력단
Abstract: An electronic appliance control system for a smart grid is provided. The electronic appliance control system includes an interface unit and a control unit. The interface unit separates power consumption signal and communication signal from an electrical signal acquired from a power line supplied from an electronic appliance. The control unit calculates power consumption supplied from the power consumption signal to the electronic appliance, extracts communication information from the communication signal, and controls the electronic appliance using the calculated power consumption and the extracted communication information. The installation costs and difficulties in installation can be reduced and an electronic appliance control system, for a smart grid, capable of preventing a signal error or a signal compensation processing problem by having the structure which separates power consumption signal and communication signal from an electrical signal acquired from a power line not by acquiring power consumption signal and communication signal, respectively, using a separate device can be provided. [Reference numerals] (200) Electronic appliance; (300) Interface; (400) Power line communication modem integrated circuit having an electronic power meter
Abstract translation: 提供了一种用于智能电网的电子设备控制系统。 电子设备控制系统包括接口单元和控制单元。 接口单元从从电子设备提供的电力线获取的电信号分离功率消耗信号和通信信号。 控制单元计算从功耗信号提供给电子设备的功耗，从通信信号中提取通信信息，并使用计算出的功耗和所提取的通信信息来控制电子设备。 可以减少安装成本和安装困难，并且通过具有将功率消耗信号和通信信号与电信号分离的结构，能够防止信号错误或信号补偿处理问题的智能电网的电子设备控制系统 可以提供不是通过分别通过单独的设备获取功耗信号和通信信号而从电力线获取。 （附图标记）（200）电子器具; （300）接口; （400）具有电子功率计的电力线通信调制解调器集成电路
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公开(公告)号：KR1020100027396A
公开(公告)日：2010-03-11
申请号：KR1020080086297
申请日：2008-09-02
Applicant: 고려대학교 산학협력단
CPC classification number: H03L7/193 , H03K21/38 , H03K23/667 , H03K23/68
Abstract: PURPOSE: A programmable frequency divider and a dividing method thereof are provided to secure performance at a high speed by reducing a fan-out. CONSTITUTION: A division clock generator(21) generates a division clock by dividing the frequency of an input clock into a first division ratio or a second division ratio according to a division ratio control signal. A counter(22) counts the number of Douts. The counter serially performs the swallow mode counting and program mode counting of the CNT. A control signal generator(23) generates an MC signal using the number of the swallow mode counting and program mode counting. The control signal generator generates a reset control signal of the counting unit.
Abstract translation: 目的：提供可编程分频器及其分频方法，以通过减少扇出来高速保持性能。 构成：分频时钟发生器（21）通过根据分频比控制信号将输入时钟的频率除以第一分频比或第二分频比来产生除法时钟。 计数器（22）计数Douts的数量。 计数器串行执行CNT的燕窝模式计数和程序模式计数。 控制信号发生器（23）使用吞咽模式计数和程序模式计数的数量产生MC信号。 控制信号发生器产生计数单元的复位控制信号。
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3.发明授权
公开(公告)号：KR100868803B1
公开(公告)日：2008-11-17
申请号：KR1020070047836
申请日：2007-05-16
Applicant: 고려대학교 산학협력단
Abstract: A control circuit for a fast charging mode operation, a photoflash capacitor charger using the same, and a flashing device for a camera are provided to perform a high charging speed of the photoflash capacitor by switching a DMOS rapidly. A source terminal of a DMOS(Double Diffusion-Metal Oxide Semiconductor)(310) is connected to a primary coil of a transformer. A latch(320) switches the DMOS by connecting a non-inversion output terminal to a gate terminal of the DMOS. A comparator(330) outputs a signal with a high logic level in case a voltage of a drain terminal of the DMOS is below the reference voltage. An up pulse triggered timer(340) includes a predetermined delay cell and is connected between the output terminal of comparator and a set input terminal of the latch. The up pulse triggered timer outputs the pulse in the rising edge of the output of comparator. A down pulse triggered timer(350) is connected between an output terminal of the comparator and a reset input terminal of the latch and outputs the pulse in the falling edge of the output of the comparator.
Abstract translation: 提供用于快速充电模式操作的控制电路，使用该闪光灯电容充电器的照相机电容器充电器和用于相机的闪光装置，以通过快速切换DMOS来执行闪光灯电容器的高充电速度。 DMOS（双扩散金属氧化物半导体）（310）的源极端子连接到变压器的初级线圈。 闩锁（320）通过将非反相输出端子连接到DMOS的栅极端子来切换DMOS。 在DMOS的漏极端子的电压低于参考电压的情况下，比较器（330）输出具有高逻辑电平的信号。 上升脉冲触发定时器（340）包括预定的延迟单元并且连接在比较器的输出端和锁存器的设定输入端之间。 上升脉冲触发定时器在比较器输出的上升沿输出脉冲。 下降脉冲触发定时器（350）连接在比较器的输出端和锁存器的复位输入端之间，并在比较器输出的下降沿输出脉冲。
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公开(公告)号：KR1020170112674A
公开(公告)日：2017-10-12
申请号：KR1020160040053
申请日：2016-04-01
Applicant: 에스케이하이닉스 주식회사 , 고려대학교 산학협력단
CPC classification number: H03K5/1565 , H03K5/15013
Abstract: 본기술에의한다위상클록신호보정장치는제 1 위상을가지는클록신호의듀티비를조절하는제 1 듀티비조절부; 제 2 위상을가지는클록신호를가변지연하는가변지연라인; 가변지연라인의출력의듀티비를조절하는제 2 듀티비조절부; 제 1 듀티비조절부의출력으로부터차동신호를생성하는제 1 차동클록생성부; 제 2 듀티비조절부의출력으로부터차동신호를생성하는제 2 차동클록생성부; 제 1 차동클록생성부와제 2 차동클록생성부에서출력된신호들에지를결합하여출력하는에지결합부; 듀티비보정모드에서상기제 1 듀티비조절부에서출력된신호또는제 1 차동클록생성부에서출력된신호중 어느하나의듀티비를탐지하고위상보정모드에서에지결합부에서출력된신호의듀티비를탐지하는듀티비탐지부; 듀티비보정모드에서듀티비탐지부의출력에따라제 1 듀티비조절부및 제 2 듀티비조절부를제어하는제 1 제어부; 및위상보정모드에서듀티비탐지부의출력에따라가변지연라인을제어하는제 2 제어부를포함한다.
Abstract translation: 根据本发明的一个方面，相位时钟信号校正装置包括：第一占空比调整单元，用于调整具有第一相位的时钟信号的占空比; 可变地延迟具有第二相位的时钟信号的可变边缘线; 第二占空比调整器，用于调整可变延迟线的输出的占空比; 第一差分时钟发生器，用于从第一占空比控制器的输出产生差分信号; 第二差分时钟发生器，用于从第二占空比控制器的输出产生差分信号; 边缘组合器，用于组合从第一和第二差分时钟发生器输出的信号并输出组合信号; 在占空比校正模式中，从第一占空比控制单元的信号或第一差分时钟输出信号的占空比发生器sinhojung所检测到的占空率中的任何一个，和边缘耦合在相位校正模式部分输出从输出 检测占空比检测单元; 用于控制根据所述输出占空比检测在一个占空比校正模式部分中的第一占空比控制和第二占空比控制单元中的第一控制单元; 以及第二控制单元，用于在相位校正模式下根据占空比检测单元的输出来控制可变延迟线。
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公开(公告)号：KR1020130046777A
公开(公告)日：2013-05-08
申请号：KR1020110111344
申请日：2011-10-28
Applicant: 고려대학교 산학협력단
IPC: G11C11/4076 , H03K5/156
CPC classification number: H03K5/1565
Abstract: PURPOSE: A high speed duty cycle correcting circuit is provided to rapidly correct a duty by using a successive approximation register algorithm controller. CONSTITUTION: A duty cycle corrector(100) changes a duty ratio of an input clock signal according to a duty control signal. A duty cycle detector detects a duty ratio of an output clock signal based on the input clock signal and an output clock signal from the duty cycle corrector. A successive approximation register algorithm controller(300) generates a duty control signal by performing an algorithm according to a duty ratio detection signal detected by the duty cycle detector. [Reference numerals] (100) Duty cycle corrector; (300) Controller; (AA) Output buffer
Abstract translation: 目的：提供高速占空比校正电路，通过使用逐次逼近寄存器算法控制器快速校正占空比。 构成：占空比校正器（100）根据占空比控制信号改变输入时钟信号的占空比。 占空比检测器基于输入时钟信号和来自占空比校正器的输出时钟信号来检测输出时钟信号的占空比。 逐次逼近寄存器算法控制器（300）通过根据由占空比检测器检测的占空比检测信号执行算法来产生占空比控制信号。 （附图标记）（100）占空比校正器; （300）控制器; （AA）输出缓冲器
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Patent Agency Ranking
公开(公告)号：KR100975040B1
公开(公告)日：2010-08-11
申请号：KR1020080086297
申请日：2008-09-02
Applicant: 고려대학교 산학협력단
CPC classification number: H03L7/193 , H03K21/38 , H03K23/667 , H03K23/68
Abstract: 본 발명은 프로그램 가능한 주파수 분주기(Programmable Frequency Divider: PD)에 관한 것으로, 보다 상세하게는 매우 높은 주파수를 발생시키는 위상 고정 루프(Phase Locked Loop, PLL)를 이용한 주파수 합성기(Frequency Synthesizer)의 핵심 모듈인 프로그램 가능한 주파수 분주기에 관한 것이다.
본 명세서에서 개시하는 프로그램 가능한 주파수 분주기는 분주비 제어신호(MC 신호)에 의해 입력 클럭(F
in )의 주파수를 제1 분주비(N+1) 또는 제2 분주비(N)로 분주한 분주 클럭(D
out )을 생성하는 분주 클럭 생성부; 상기 D
out 의 개수(CNT)를 카운팅하되, 상기 CNT의 스왈로우 모드 카운팅과 상기 CNT의 프로그램 모드 카운팅을 직렬적으로 수행하는 카운팅부; 및 상기 CNT와 상기 스왈로우 모드 카운팅의 수(S)와 상기 CNT의 최대의 수에 해당하는 상기 프로그램 모드 카운팅의 수(P)를 이용하여 상기 MC 신호를 생성하여 상기 분주 클럭 생성부에 피드-백(feedback)하고, 상기 카운팅부의 리셋 제어신호(RST 신호)를 생성하는 제어신호 생성부를 포함한다.-
公开(公告)号：KR100954839B1
公开(公告)日：2010-04-28
申请号：KR1020070101637
申请日：2007-10-09
Applicant: 고려대학교 산학협력단
IPC: H03K23/00
Abstract: 프로그램 가능한 분주기 및 그 제어방법이 개시된다.
본 발명에 따른 프로그램 가능한 분주는, 입력신호를 분주하여 클록신호를 출력하는 프리스케일러와; 상기 클록신호를 입력 받아 기 설정된 기준 카운팅값에서 다운 카운팅하여 카운팅신호를 출력하고, 상기 카운팅 결과에 따라 분주기 출력신호를 출력하는 다운 카운터와; 상기 카운팅신호가 기 설정된 분주비 변경값과 일치하는 경우 상기 프리스케일러의 분주비 제어를 위한 프리스케일러 제어신호를 출력하는 컬스 디텍터를 포함한다.
본 발명에 프로그램 가능한 분주기 및 그 제어방법 의하면, 분주기의 회로 구성을 단순화함으로써 소형화 설계가 가능하고 생산원가를 감소시킬 수 있으며, 적은 전력으로 고속 동작이 가능하게 하는 효과가 있다.-
公开(公告)号：KR100924367B1
公开(公告)日：2009-10-30
申请号：KR1020070105128
申请日：2007-10-18
Applicant: 고려대학교 산학협력단
IPC: H03K19/0175 , H01L21/66
Abstract: 본 발명은 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 문턱 전압 추출의 정확성을 제고시킬 수 있는 문턱 전압 추출 회로에 관한 것이다.
본 명세서에서 개시하는 문턱 전압 추출 회로는 MOSFET의 문턱전압의 추출을 위한 사전 전압을 추출하는 사전 전압 추출부; 및 상기 사전 전압과 상기 문턱전압의 추출을 위한 기준 전압간의 전압 차를 추출하여, 상기 전압 차를 상기 문턱전압으로 하는 전압 차 추출부를 포함하고, 상기 두 추출부를 각각 P-MOS 트랜지스터만의 조합으로 구현하여 본 발명의 기술적 과제를 해결한다.-
9.发明授权디지털 제어 비교기를 이용한 아날로그 디지털 변환 장치,이를 포함하는 심박 조율 장치, 디지털 제어 비교기를이용한 아날로그 디지털 변환 방법 失效使用数字控制比较器将模拟转换为数字和起搏的装置，使用数字控制的比较器将模拟转换为数字的方法
公开(公告)号：KR100835683B1
公开(公告)日：2008-06-09
申请号：KR1020060080826
申请日：2006-08-25
Applicant: 고려대학교 산학협력단
IPC: H03M1/12
Abstract: 디지털 제어 비교기를 이용한 아날로그 디지털 변환 장치, 이를 포함하는 심박 조율 장치, 디지털 제어 비교기를 이용한 아날로그 디지털 변환 방법이 개시된다.
본 발명은 입력 전압의 입력 구간을 균등하게 분할하는 각 전압 구간을 위해 설계되고, 상기 전압 구간마다 다른 기준 전압과 상기 입력 전압을 비교하여 최상위 비트부터 순차적으로 비트값을 생성하는 복수의 디지털 제어 비교기, 상기 생성된 비트값에 따라 상기 복수의 디지털 제어 비교기에 인가되는 기준 전압을 생성하는 디지털 아날로그 변환기 및 상기 복수의 디지털 제어 비교기 중에서 상기 생성된 비트값에 따라 인접한 비트의 비트값을 생성하기 위한 비교기를 선택하여 온 시키면서 바이너리 서치를 수행하는 축차 근사 논리회로를 포함한다.
본 발명에 의하면, 비트 단위마다 적절한 디지털 제어 변환기를 선택하여 동작시킴으로써, 신뢰도를 유지하면서 저전력 소모를 구현할 수 있고, 저전력 구현을 위해 부가적인 회로를 필요로 하지 않는다.-
10.发明授权
公开(公告)号：KR100835682B1
公开(公告)日：2008-06-09
申请号：KR1020060066686
申请日：2006-07-18
Applicant: 고려대학교 산학협력단
IPC: H03M1/12
Abstract: 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털 변환 장치, 이를 이용한 오디오 기록 장치 및 심박 조율 장치가 개시된다.
본 발명은 델타 시그마 아날로그 디지털 변환기를 포함하는 아날로그 디지털 변환 장치에 있어서, 아날로그 입력 신호를 디지털 신호로 변환하는 아날로그 디지털 변환부, 상기 디지털 신호의 노이즈 성분을 검출하는 노이즈 검출부 및 상기 노이즈 성분에 따라 복수의 서로 다른 클럭 신호 중 어느 하나를 선택하여 상기 아날로그 디지털 변환부의 클럭 입력으로 인가하는 클럭 선택부를 포함한다.
또한, 본 발명은 델타 시그마 아날로그 디지털 변환기를 포함하는 아날로그 디지털 변환 장치에 있어서, 소정 주기의 클럭 신호를 생성하는 클럭 생성부, 아날로그 입력 신호를 디지털 신호로 변환하는 아날로그 디지털 변환부, 상기 디지털 신호의 노이즈 성분을 검출하는 노이즈 검출부, 상기 클럭 신호를 상기 노이즈 성분에 비례하는 배수로 체배하여 상기 체배된 클럭 신호를 상기 아날로그 디지털 변환부의 클럭 입력으로 인가하는 주파수 체배부를 포함한다.
또한, 본 발명은 델타 시그마 아날로그 디지털 변환기를 포함하는 아날로그 디지털 변환 장치에 있어서, 제1 주기의 클럭 신호를 생성하는 제1 클럭 생성부, 제1 주기보다 큰 제2 주기의 클럭 신호를 생성하는 제2 클럭 생성부, 아날로그 입력 신호를 디지털 신호로 변환하는 아날로그 디지털 변환부, 상기 디지털 신호의 노이즈 성분을 검출하는 노이즈 검출부, 상기 노이즈 성분이 임계값 이상이면 제1 클럭 생성부를 상기 아날로그 디지털 변환부의 클럭 입력과 연결시키고, 상기 노이즈 성분이 임계값 미만이면 상기 제2 클럭 생성부를 상기 아날로그 디지털 변환부의 클럭 입력과 연결시키는 스위칭부를 포함한다.
본 발명에 의하면, 노이즈가 적은 환경에서는 샘플링 주기를 낮추고 노이즈가 많은 환경에서는 샘플링 주기를 높임으로써, 일정한 SNR을 유지할 수 있고, 전력 소모를 최소화시킬 수 있는 효과가 있다.
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