公开(公告)号：KR101290192B1

公开(公告)日：2013-07-30

申请号：KR1020110111344

申请日：2011-10-28

Applicant: 고려대학교 산학협력단

Inventor： 김수원 ,  민영재

IPC: G11C11/4076 ,  H03K5/156

CPC classification number: H03K5/1565

Abstract: 칩 외부로의 입출력단 또는, 칩 내부의 지연 고정 루프 회로(Delay Locked Loop; DLL), 위상 고정 루프 회로(Phase Locked Loop; PLL)의 입출력단에 적용되어 신호의 듀티 비를 보정하는 듀티 사이클 보정 회로가 개시되어 있다. 고속 듀티 사이클 보정 회로는 듀티 제어 신호에 따라 입력 클럭 신호의 듀티 비를 변경시키기 위한 듀티 사이클 보정기; 상기 입력 클럭 신호 및 상기 듀티 사이클 보정기로부터의 출력 클럭 신호를 기초로, 상기 출력 클럭 신호의 듀티 비를 검출하기 위한 듀티 사이클 검출기; 및 상기 듀티 사이클 검출기에 의해 검출된 듀티 비 검출 신호에 따라 알고리즘을 수행하여 상기 듀티 제어 신호를 발생시키기 위한 알고리즘 기반의 디지털 컨트롤러를 포함한다.

公开(公告)号：KR1020130046777A

公开(公告)日：2013-05-08

申请号：KR1020110111344

申请日：2011-10-28

Applicant: 고려대학교 산학협력단

Inventor： 김수원 ,  민영재

IPC: G11C11/4076 ,  H03K5/156

CPC classification number: H03K5/1565

Abstract: PURPOSE: A high speed duty cycle correcting circuit is provided to rapidly correct a duty by using a successive approximation register algorithm controller. CONSTITUTION: A duty cycle corrector(100) changes a duty ratio of an input clock signal according to a duty control signal. A duty cycle detector detects a duty ratio of an output clock signal based on the input clock signal and an output clock signal from the duty cycle corrector. A successive approximation register algorithm controller(300) generates a duty control signal by performing an algorithm according to a duty ratio detection signal detected by the duty cycle detector. [Reference numerals] (100) Duty cycle corrector; (300) Controller; (AA) Output buffer

Abstract translation: 目的：提供高速占空比校正电路，通过使用逐次逼近寄存器算法控制器快速校正占空比。 构成：占空比校正器（100）根据占空比控制信号改变输入时钟信号的占空比。 占空比检测器基于输入时钟信号和来自占空比校正器的输出时钟信号来检测输出时钟信号的占空比。 逐次逼近寄存器算法控制器（300）通过根据由占空比检测器检测的占空比检测信号执行算法来产生占空比控制信号。 （附图标记）（100）占空比校正器; （300）控制器; （AA）输出缓冲器