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公开(公告)号：WO2018056695A1
公开(公告)日：2018-03-29
申请号：PCT/KR2017/010325
申请日：2017-09-20
Applicant: 고려대학교 산학협력단
IPC: H01L27/11 , H01L21/8238 , H01L21/8228 , H01L27/092 , H01L29/66
Abstract: 본 발명은 반도체 소자를 제공한다. 이 반도체 소자는 제1 도전형의 제1 도전 영역, 제2 도전형의 제2 도전 영역, 상기 제1 도전 영역과 상기 제2 도전 영역 사이에 배치된 진성 영역, 및 상기 진성 영역과 상기 제2 도전 영역 사이에 배치된 제1 도전형의 장벽 영역을 포함하는 반도체 컬럼; 상기 진성 영역을 감싸도록 배치된 게이트 전극; 및 상기 게이트 전극과 상기 진성 영역 사이에 배치된 게이트 절연막을 포함한다. 상기 게이트에 인가되는 게이트 전압과 상기 드레인에 인가되는 드레인 전압에 따라 스위치 또는 휘발성 메모리로 동작한다.
Abstract translation: 本发明提供了一种半导体器件。 该半导体器件包括第一导电类型的第一导电区域，第二导电类型的第二导电区域，设置在第一导电区域和第二导电区域之间的本征区域， 半导体柱，包括设置在所述导电区之间的第一导电类型的势垒区; 栅电极，被布置为围绕本征区; 并且栅极绝缘膜设置在栅极电极和本征区域之间。 并根据施加到栅极的栅极电压和施加到漏极的漏极电压而作为开关或易失性存储器进行操作。
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公开(公告)号：WO2018056694A3
公开(公告)日：2018-03-29
申请号：PCT/KR2017/010324
申请日：2017-09-20
Applicant: 고려대학교 산학협력단
IPC: H01L29/66 , H01L21/8238 , H01L21/8228 , H01L27/092 , H01L29/06
Abstract: 본 발명은 논리 연산을 수행하는 반도체 소자를 제공한다. 이 반도체 소자는 반도체 소자는 복수의 적층된 트렌지스터를 포함한다. 상기 트렌지스터 각각은, 제1 도전형의 제1 도전 영역, 제2 도전형의 제2 도전 영역, 상기 제1 도전 영역과 상기 제2 도전 영역 사이에 배치된 진성 영역, 및 상기 진성 영역과 상기 제2 도전 영역 사이에 배치된 제1 도전형의 장벽 영역을 포함하는 반도체 컬럼; 상기 진성 영역을 감싸도록 배치된 게이트 전극; 및 상기 게이트 전극과 상기 진성 영역 사이에 배치된 게이트 절연막을 포함한다.
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公开(公告)号：WO2017175955A1
公开(公告)日：2017-10-12
申请号：PCT/KR2016/015400
申请日：2016-12-28
Applicant: 고려대학교 산학협력단
IPC: H01L27/102 , H01L27/08 , H01L29/739 , H01L29/08 , H01L29/423
CPC classification number: H01L27/08 , H01L27/102 , H01L29/08 , H01L29/423 , H01L29/739
Abstract: 본 발명은 메모리 소자, 그 동작 방법, 및 그 제조 방법을 제공한다. 이 메모리 소자는 기판 상에서 수직으로 연장되고 차례로 제1 도전형의 소오스 영역, 제2 도전형의 드레인 영역, 상기 소오스 영역과 상기 드레인 영역 사이에 배치된 진성 영역, 및 상기 진성 영역과 상기 드레인 영역 사이에 배치된 제1 도전형의 장벽 영역을 포함하는 반도체 컬럼; 상기 진성 영역을 감싸도록 배치된 게이트 전극; 및 상기 게이트 전극과 상기 진성 영역 사이에 배치된 게이트 절연막을 포함한다.
Abstract translation: 本发明提供了一种存储器件，一种操作该存储器件的方法以及一种制造该存储器件的方法。 存储元件包括第一导电型源区，第二导电型漏区，设置在源区和漏区之间的本征区以及设置在本征区和漏区之间的本征区， 半导体柱，包括设置在所述半导体层中的第一导电类型的势垒区; 栅电极，被布置为围绕本征区; 并且栅极绝缘膜设置在栅极电极和本征区域之间。
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公开(公告)号：WO2018056694A2
公开(公告)日：2018-03-29
申请号：PCT/KR2017/010324
申请日：2017-09-20
Applicant: 고려대학교 산학협력단
IPC: H01L29/66 , H01L21/8238 , H01L21/8228 , H01L27/092 , H01L29/06
Abstract: 본 발명은 논리 연산을 수행하는 반도체 소자를 제공한다. 이 반도체 소자는 반도체 소자는 복수의 적층된 트렌지스터를 포함한다. 상기 트렌지스터 각각은, 제1 도전형의 제1 도전 영역, 제2 도전형의 제2 도전 영역, 상기 제1 도전 영역과 상기 제2 도전 영역 사이에 배치된 진성 영역, 및 상기 진성 영역과 상기 제2 도전 영역 사이에 배치된 제1 도전형의 장벽 영역을 포함하는 반도체 컬럼; 상기 진성 영역을 감싸도록 배치된 게이트 전극; 및 상기 게이트 전극과 상기 진성 영역 사이에 배치된 게이트 절연막을 포함한다.
Abstract translation: 本发明提供执行逻辑操作的半导体器件。 该半导体器件包括多个堆叠的晶体管。 每个晶体管包括第一导电类型的第一导电区域，第二导电类型的第二导电区域，设置在第一导电区域和第二导电区域之间的本征区域， 半导体柱，包括设置在所述第一和第二导电区之间的第一导电类型的势垒区; 栅电极，被布置为围绕本征区; 并且栅极绝缘膜设置在栅极电极和本征区域之间。
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Patent Agency Ranking
公开(公告)号：KR1020170127645A
公开(公告)日：2017-11-22
申请号：KR1020160057961
申请日：2016-05-12
Applicant: 고려대학교 산학협력단
IPC: H01L27/108 , H01L29/78 , H01L29/66 , H01L29/423
CPC classification number: G11C14/0018 , G11C11/39 , G11C11/404 , G11C11/5628 , G11C11/5671 , H01L27/0817 , H01L27/1027 , H01L27/108 , H01L27/10844 , H01L29/513 , H01L29/7391
Abstract: 본발명은메모리소자, 그동작방법, 및그 제조방법을제공한다. 이메모리소자는기판상에서수직으로연장되고차례로제1 도전형의소오스영역, 진성영역, 및제2 도전형의드레인영역을포함하는반도체컬럼; 상기드레인영역에인접하여상기진성영역을감싸도록배치된제1 게이트전극; 상기제1 게이트전극과이격되고상기소오스영역에인접하여상기진성영역을감싸도록배치된제2 게이트전극; 상기제1 게이트전극과상기진성영역사이에배치된제1 게이트절연막; 및상기제2 게이트전극과상기진성영역사이에배치된제2 게이트절연막을포함한다.
Abstract translation: 本发明提供一种存储器件，其操作方法及其制造方法。 该存储器件包括：在衬底上垂直延伸并顺序地包括第一导电类型的源极区，本征区和第二导电类型的漏极区的半导体柱; 第一栅极电极，所述第一栅极电极与所述漏极区域相邻并且围绕所述本征区域; 第二栅电极，与第一栅电极间隔开并且被布置为围绕与源极区相邻的本征区; 设置在第一栅电极和本征区之间的第一栅极绝缘膜; 以及设置在第二栅电极和本征区之间的第二栅极绝缘膜。
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公开(公告)号：KR102128718B1
公开(公告)日：2020-07-02
申请号：KR1020180106112
申请日：2018-09-05
Applicant: 고려대학교 산학협력단
IPC: H01L27/06 , H01L21/8238 , H01L27/105
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公开(公告)号：KR1020170114838A
公开(公告)日：2017-10-16
申请号：KR1020160042424
申请日：2016-04-06
Applicant: 고려대학교 산학협력단
IPC: H01L27/102 , H01L27/08 , H01L29/739 , H01L29/08 , H01L29/423
CPC classification number: H01L27/08 , H01L27/102 , H01L29/08 , H01L29/423 , H01L29/739 , H01L27/1027 , H01L27/0817 , H01L29/083 , H01L29/42308 , H01L29/7392 , H01L2924/13026
Abstract: 본발명은메모리소자, 그동작방법, 및그 제조방법을제공한다. 이메모리소자는기판상에서수직으로연장되고차례로제1 도전형의소오스영역, 제2 도전형의드레인영역, 상기소오스영역과상기드레인영역사이에배치된진성영역, 및상기진성영역과상기드레인영역사이에배치된제1 도전형의장벽영역을포함하는반도체컬럼; 상기진성영역을감싸도록배치된게이트전극; 및상기게이트전극과상기진성영역사이에배치된게이트절연막을포함한다.
Abstract translation: 本发明提供一种存储器件，其操作方法及其制造方法。 所述存储器元件从导电类型的顺序第一源极区之间的衬底垂直地延伸，一个导电型的第二漏极区，设置在源极区和漏极区，和本征区和漏区之间的本征区域 半导体柱，包括设置在所述半导体层中的第一导电类型的势垒区; 栅电极，被布置为围绕本征区; 并且栅极绝缘膜设置在栅极电极和本征区域之间。
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公开(公告)号：KR101896759B1
公开(公告)日：2018-09-07
申请号：KR1020160057961
申请日：2016-05-12
Applicant: 고려대학교 산학협력단
IPC: H01L27/108 , H01L29/78 , H01L29/66 , H01L29/423
CPC classification number: G11C14/0018 , G11C11/39 , G11C11/404 , G11C11/5628 , G11C11/5671 , H01L27/0817 , H01L27/1027 , H01L27/108 , H01L27/10844 , H01L29/513 , H01L29/7391
Abstract: 본발명은메모리소자, 그동작방법, 및그 제조방법을제공한다. 이메모리소자는기판상에서수직으로연장되고차례로제1 도전형의소오스영역, 진성영역, 및제2 도전형의드레인영역을포함하는반도체컬럼; 상기드레인영역에인접하여상기진성영역을감싸도록배치된제1 게이트전극; 상기제1 게이트전극과이격되고상기소오스영역에인접하여상기진성영역을감싸도록배치된제2 게이트전극; 상기제1 게이트전극과상기진성영역사이에배치된제1 게이트절연막; 및상기제2 게이트전극과상기진성영역사이에배치된제2 게이트절연막을포함한다.
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公开(公告)号：KR101835231B1
公开(公告)日：2018-03-08
申请号：KR1020160123410
申请日：2016-09-26
Applicant: 고려대학교 산학협력단
IPC: H01L27/11 , H01L21/8238 , H01L21/8228 , H01L27/092 , H01L29/66
CPC classification number: H01L27/11807 , G06N3/02 , G06N3/063 , G11C11/39 , G11C11/54 , H01L27/1052 , H01L27/10802 , H01L27/1104 , H01L29/66 , H01L29/7391 , H01L2027/11838 , H01L2027/11875 , H01L21/8228 , H01L21/8238 , H01L27/092
Abstract: 본발명은반도체소자를제공한다. 이반도체소자는제1 도전형의제1 도전영역, 제2 도전형의제2 도전영역, 상기제1 도전영역과상기제2 도전영역사이에배치된진성영역, 및상기진성영역과상기제2 도전영역사이에배치된제1 도전형의장벽영역을포함하는반도체컬럼; 상기진성영역을감싸도록배치된게이트전극; 및상기게이트전극과상기진성영역사이에배치된게이트절연막을포함한다. 상기게이트에인가되는게이트전압과상기드레인에인가되는드레인전압에따라스위치또는휘발성메모리로동작한다.
Abstract translation: 本发明提供了一种半导体器件。 离子导体元件包括第一导电类型的第一导电区域，第二导电类型的第二导电区域，设置在第一导电区域和第二导电区域之间的本征区域， 半导体柱，包括设置在所述导电区之间的第一导电类型的势垒区; 栅电极，被布置为围绕本征区; 并且栅极绝缘膜设置在栅极电极和本征区域之间。 并根据施加到栅极的栅极电压和施加到漏极的漏极电压作为开关或易失性存储器进行操作。
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