公开(公告)号：WO2013103163A1

公开(公告)日：2013-07-11

申请号：PCT/KR2012/000079

申请日：2012-01-04

Applicant: 고려대학교 산학협력단 ,  김상식 ,  이명원 ,  전영인

Inventor： 김상식 ,  이명원 ,  전영인

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/0673 ,  B82Y10/00 ,  B82Y40/00 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/02532 ,  H01L21/02598 ,  H01L21/30608 ,  H01L29/1033 ,  H01L29/16 ,  H01L29/42392 ,  H01L29/517 ,  H01L29/66439 ,  H01L29/66568 ,  H01L29/775 ,  H01L29/78696

Abstract: 단결정 실리콘 나노와이어를 이용한 트랜지스터 및 그 제조 방법이 개시된다. 단결정 실리콘 나노와이어를 이용한 트랜지스터는 기판, 및 기판상에 형성된 단결정 나노와이어를 포함한다. 이때 단결정 실리콘 나노 와이어는, 단결정 실리콘 나노와이어의 길이 방향으로 서로 이격되어 형성되는 소스 영역과 드레인 영역, 소스 영역과 드레인 영역 사이에 위치하는 채널 영역을 포함하고, 길이 방향과 수직 방향으로의 채널 영역의 두께는 소스 영역과 드레인 영역의 두께보다 작다. 이와 같이, 트랜지스터의 채널로 사용되는 단결정 실리콘 나노와이어 채널 영역의 직경을 인접하는 소스 영역과 드레인 영역보다 작게 구현함으로써, 소스와 드레인의 기생저항이 작으면서도 우수한 정전기적 제어효과를 가지는 나노와이어를 이용한 트랜지스터를 제조할 수 있게 된다. 또한, 상기 단결정 실리콘 나노와이어를 이용한 트랜지스터는 채널 영역을 둘러싸는 게이트 전극, 및 단결정 실리콘 나노와이어 채널 영역과 게이트 전극 사이에 고유전율(high-k) 게이트 절연막을 더 포함할 수 있다. 이와 같이, 단결정 실리콘 나노와이어를 이용한 트랜지스터의 게이트 전극을 게이트 올 어라운드(Gate All Around; GAA)형으로 구성함으로써, 미세 크기를 가지면서도 단채널 효과를 극복할 수 있는 구조의 나노와이어를 이용한 트랜지스터 소자를 제조할 수 있게 된다.

Abstract translation: 公开了使用单晶硅纳米线的晶体管及其制造方法。 使用单晶硅纳米线的晶体管包括衬底和形成在衬底上的单晶纳米线。 这里，单晶硅纳米线包括在单晶硅纳米线的长度方向上彼此远离形成的源极区域和漏极区域，以及设置在源极区域与漏极区域之间的沟道区域。 沟道区域在与长度方向垂直的方向上的宽度小于源极区域和漏极区域的宽度。 通过使用作为晶体管的沟道的单晶硅纳米线的沟道区域的直径小于相邻的源极区域和漏极区域，可以使用在源极和漏极上的寄生电阻的纳米线来制造晶体管 低，具有优良的静电控制。 此外，使用单晶硅纳米线的晶体管还可以包括：围绕沟道区的栅电极; 以及在单晶硅纳米线的沟道区域和栅电极之间的高k栅极绝缘膜。 因此，通过以栅极全（GAA）形式构成栅电极（使用单晶硅纳米线的晶体管），可以制造具有精细尺寸并能够克服短沟道的使用纳米线的晶体管器件 影响。

公开(公告)号：KR1020130079703A

公开(公告)日：2013-07-11

申请号：KR1020120000341

申请日：2012-01-03

Applicant: 고려대학교 산학협력단

Inventor： 김상식 ,  이명원 ,  전영인

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/0673 ,  B82Y10/00 ,  B82Y40/00 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/02532 ,  H01L21/02598 ,  H01L21/30608 ,  H01L29/1033 ,  H01L29/16 ,  H01L29/42392 ,  H01L29/517 ,  H01L29/66439 ,  H01L29/66568 ,  H01L29/775 ,  H01L29/78696

Abstract: PURPOSE: A transistor using a single crystal silicon wire and a manufacturing method thereof are provided to obtain a high electrostatic control effect by decreasing the diameter of a single crystal silicon nanowire channel region in comparison to a source region and a drain region. CONSTITUTION: A source region and a drain region are separately arranged in a longitudinal direction of a single crystal silicon nanowire. A channel region is located between the source region and the drain region. The channel region is thinner than the drain region and the source region. A gate electrode surrounds the channel region. A high-k gate dielectric layer is formed between the channel region and the gate electrode.

Abstract translation: 目的：提供一种使用单晶硅线的晶体管及其制造方法，其与源极区域和漏极区域相比，通过减小单晶硅纳米线沟道区域的直径来获得高静电控制效果。 构成：源极区域和漏极区域沿单晶硅纳米线的纵向方向分开布置。 沟道区位于源区和漏区之间。 沟道区域比漏极区域和源极区域薄。 栅极电极围绕沟道区域。 在沟道区和栅电极之间形成高k栅极电介质层。

公开(公告)号：KR101896759B1

公开(公告)日：2018-09-07

申请号：KR1020160057961

申请日：2016-05-12

Applicant: 고려대학교 산학협력단

Inventor： 김상식 ,  전영인 ,  김민석 ,  임두혁

IPC: H01L27/108 ,  H01L29/78 ,  H01L29/66 ,  H01L29/423

CPC classification number: G11C14/0018 ,  G11C11/39 ,  G11C11/404 ,  G11C11/5628 ,  G11C11/5671 ,  H01L27/0817 ,  H01L27/1027 ,  H01L27/108 ,  H01L27/10844 ,  H01L29/513 ,  H01L29/7391

Abstract: 본발명은메모리소자, 그동작방법, 및그 제조방법을제공한다. 이메모리소자는기판상에서수직으로연장되고차례로제1 도전형의소오스영역, 진성영역, 및제2 도전형의드레인영역을포함하는반도체컬럼; 상기드레인영역에인접하여상기진성영역을감싸도록배치된제1 게이트전극; 상기제1 게이트전극과이격되고상기소오스영역에인접하여상기진성영역을감싸도록배치된제2 게이트전극; 상기제1 게이트전극과상기진성영역사이에배치된제1 게이트절연막; 및상기제2 게이트전극과상기진성영역사이에배치된제2 게이트절연막을포함한다.

公开(公告)号：KR1020160019151A

公开(公告)日：2016-02-19

申请号：KR1020140103160

申请日：2014-08-11

Applicant: 고려대학교 산학협력단

Inventor： 김상식 ,  전영인 ,  김민석 ,  임두혁

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/775 ,  B82Y10/00 ,  B82Y40/00 ,  H01L21/02601 ,  H01L29/0673 ,  H01L29/42364 ,  H01L29/66356 ,  H01L29/66439 ,  H01L29/7391 ,  H01L2924/13061 ,  H01L29/783 ,  H01L29/7833

Abstract: 반도체소자및 반도체소자제조방법이개시된다. 반도체소자는, 절연성기판, 절연성기판상에형성된, 양단이각각 p형과 n형으로도핑되고도핑된영역사이는도핑되지않은진성인반도체나노와이어, 반도체나노와이어의 p형도핑영역과 n형도핑영역상에각각형성된도핑영역전극, 반도체나노와이어의진성영역상에형성된하부절연막, 하부절연막상의일부영역에형성된진성영역전극, 및하부절연막상에서, 진성영역전극과도핑영역전극들사이에각각전극들과이격되어형성된금속또는반도체나노입자영역을포함한다. 이와같은구성에의하면, 소스와드레인의기생저항이작으면서도우수한정전기적제어효과를가지는나노와이어를이용한트랜지스터소자를제공할수 있게된다. 또한, 미세크기를가지면서도단채널효과를극복하고낮은문턱전압이하의기울기값을가질수 있는구조의나노와이어를이용한트랜지스터소자를제공할수 있게된다.

Abstract translation: 公开了半导体部件和半导体部件的制造方法。 半导体部件包括：绝缘基板; 形成在绝缘基板上的半导体纳米线，其每端被掺杂为p型和n型，并且其掺杂区域之间的区域是固有的; 掺杂区电极分别形成在p型掺杂区域和半导体纳米线的n型掺杂区域上; 形成在半导体纳米线的本征区上的下绝缘膜; 形成在下绝缘膜的一部分上的本征区电极; 以及金属或半导体纳米颗粒区域，其形成在本征区域电极和距离电极的距离处的下部绝缘膜上的掺杂区域电极之间。 根据上述结构，本发明能够提供一种使用在源极和漏极之间具有低寄生电阻的纳米线并且具有优异的静电控制效果的晶体管组件。 此外，可以使用具有能够减小尺寸，克服短沟道效应并且具有低于阈值电压的梯度的结构的纳米线来提供晶体管组件。

公开(公告)号：KR101602911B1

公开(公告)日：2016-03-11

申请号：KR1020140103160

申请日：2014-08-11

Applicant: 고려대학교 산학협력단

Inventor： 김상식 ,  전영인 ,  김민석 ,  임두혁

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/775 ,  B82Y10/00 ,  B82Y40/00 ,  H01L21/02601 ,  H01L29/0673 ,  H01L29/42364 ,  H01L29/66356 ,  H01L29/66439 ,  H01L29/7391 ,  H01L2924/13061

Abstract: 반도체소자및 반도체소자제조방법이개시된다. 반도체소자는, 절연성기판, 절연성기판상에형성된, 양단이각각 p형과 n형으로도핑되고도핑된영역사이는도핑되지않은진성인반도체나노와이어, 반도체나노와이어의 p형도핑영역과 n형도핑영역상에각각형성된도핑영역전극, 반도체나노와이어의진성영역상에형성된하부절연막, 하부절연막상의일부영역에형성된진성영역전극, 및하부절연막상에서, 진성영역전극과도핑영역전극들사이에각각전극들과이격되어형성된금속또는반도체나노입자영역을포함한다. 이와같은구성에의하면, 소스와드레인의기생저항이작으면서도우수한정전기적제어효과를가지는나노와이어를이용한트랜지스터소자를제공할수 있게된다. 또한, 미세크기를가지면서도단채널효과를극복하고낮은문턱전압이하의기울기값을가질수 있는구조의나노와이어를이용한트랜지스터소자를제공할수 있게된다.

Abstract translation: 一种半导体器件，包括：绝缘衬底; 本发明的半导体纳米线分别形成在绝缘基片上并具有分别掺杂在p型和n型中的两端和在掺杂区域之间未被掺杂的区域; 形成在半导体纳米线的p型掺杂区域和n型掺杂区域中的每一个上的掺杂区域电极; 形成在所述半导体纳米线的本征区上的下绝缘层; 形成在所述下绝缘层的一部分上的本征区电极; 以及金属或半导体纳米颗粒区域，形成在下部绝缘层上，本征区域电极和掺杂区域电极之间并与电极间隔开。

公开(公告)号：KR101337267B1

公开(公告)日：2013-12-05

申请号：KR1020120000341

申请日：2012-01-03

Applicant: 고려대학교 산학협력단

Inventor： 김상식 ,  이명원 ,  전영인

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/0673 ,  B82Y10/00 ,  B82Y40/00 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/02532 ,  H01L21/02598 ,  H01L21/30608 ,  H01L29/1033 ,  H01L29/16 ,  H01L29/42392 ,  H01L29/517 ,  H01L29/66439 ,  H01L29/66568 ,  H01L29/775 ,  H01L29/78696

Abstract: 단결정 실리콘 나노와이어를 이용한 트랜지스터 및 그 제조 방법이 개시된다. 단결정 실리콘 나노와이어를 이용한 트랜지스터는 기판, 및 기판상에 형성된 단결정 나노와이어를 포함한다. 이때 단결정 실리콘 나노 와이어는, 단결정 실리콘 나노와이어의 길이 방향으로 서로 이격되어 형성되는 소스 영역과 드레인 영역, 소스 영역과 드레인 영역 사이에 위치하는 채널 영역을 포함하고, 길이 방향과 수직 방향으로의 채널 영역의 두께는 소스 영역과 드레인 영역의 두께보다 작다. 이와 같이, 트랜지스터의 채널로 사용되는 단결정 실리콘 나노와이어 채널 영역의 직경을 인접하는 소스 영역과 드레인 영역보다 작게 구현함으로써, 소스와 드레인의 기생저항이 작으면서도 우수한 정전기적 제어효과를 가지는 나노와이어를 이용한 트랜지스터를 제조할 수 있게 된다. 또한, 상기 단결정 실리콘 나노와이어를 이용한 트랜지스터는 채널 영역을 둘러싸는 게이트 전극, 및 단결정 실리콘 나노와이어 채널 영역과 게이트 전극 사이에 고유전율(high-k) 게이트 절연막을 더 포함할 수 있다. 이와 같이, 단결정 실리콘 나노와이어를 이용한 트랜지스터의 게이트 전극을 게이트 올 어라운드(Gate All Around; GAA)형으로 구성함으로써, 미세 크기를 가지면서도 단채널 효과를 극복할 수 있는 구조의 나노와이어를 이용한 트랜지스터 소자를 제조할 수 있게 된다.

公开(公告)号：KR1020170127645A

公开(公告)日：2017-11-22

申请号：KR1020160057961

申请日：2016-05-12

Applicant: 고려대학교 산학협력단

Inventor： 김상식 ,  전영인 ,  김민석 ,  임두혁

IPC: H01L27/108 ,  H01L29/78 ,  H01L29/66 ,  H01L29/423

CPC classification number: G11C14/0018 ,  G11C11/39 ,  G11C11/404 ,  G11C11/5628 ,  G11C11/5671 ,  H01L27/0817 ,  H01L27/1027 ,  H01L27/108 ,  H01L27/10844 ,  H01L29/513 ,  H01L29/7391

Abstract: 본발명은메모리소자, 그동작방법, 및그 제조방법을제공한다. 이메모리소자는기판상에서수직으로연장되고차례로제1 도전형의소오스영역, 진성영역, 및제2 도전형의드레인영역을포함하는반도체컬럼; 상기드레인영역에인접하여상기진성영역을감싸도록배치된제1 게이트전극; 상기제1 게이트전극과이격되고상기소오스영역에인접하여상기진성영역을감싸도록배치된제2 게이트전극; 상기제1 게이트전극과상기진성영역사이에배치된제1 게이트절연막; 및상기제2 게이트전극과상기진성영역사이에배치된제2 게이트절연막을포함한다.

Abstract translation: 本发明提供一种存储器件，其操作方法及其制造方法。 该存储器件包括：在衬底上垂直延伸并顺序地包括第一导电类型的源极区，本征区和第二导电类型的漏极区的半导体柱; 第一栅极电极，所述第一栅极电极与所述漏极区域相邻并且围绕所述本征区域; 第二栅电极，与第一栅电极间隔开并且被布置为围绕与源极区相邻的本征区; 设置在第一栅电极和本征区之间的第一栅极绝缘膜; 以及设置在第二栅电极和本征区之间的第二栅极绝缘膜。