-
公开(公告)号：KR100410789B1
公开(公告)日：2004-04-28
申请号：KR1019960018726
申请日：1996-05-30
Applicant: 산요덴키가부시키가이샤
IPC: H04L7/00
CPC classification number: H04J3/0608 , H04H40/18 , H04H2201/13
Abstract: An offset circuit (2) detects an offset word serving as a synchronization pattern. By being triggered by the detection, main and subordinate synchronization detection circuits (5 and 6) detect the periodicity of the offset word only during a predetermined backward guard period. Both synchronization detection circuits (5 and 6) detect offset words at different timings. Therefore, if one synchronization detection circuit (5 or 6) fails in detection of synchronization, it is possible to use a detection result of the other synchronization detection circuit (5 or 6). Moreover, received data during the backward guard period is stored in a data memory (11). Therefore, it is possible to use the stored data as received data after detection of synchronization. Even after establishment of synchronization, the synchronization detection circuit (5 or 6) continuously detects the periodicity of an offset word at a timing different from an established timing. Therefore, when established synchronization is incorrect, it can immediately be corrected.
Abstract translation: 偏移电路（2）检测用作同步模式的偏移字。 通过检测触发，主和从属同步检测电路（5和6）仅在预定的后向保护时段期间检测偏移字的周期性。 两个同步检测电路（5和6）在不同的定时检测偏移字。 因此，如果一个同步检测电路（5或6）检测到同步失败，则可以使用另一个同步检测电路（5或6）的检测结果。 而且，后向保护期间的接收数据被存储在数据存储器（11）中。 因此，可以在检测到同步之后使用所存储的数据作为接收到的数据。 即使在建立同步之后，同步检测电路（5或6）也在与建立的定时不同的定时连续地检测偏移字的周期性。 因此，当建立的同步不正确时，可立即纠正。
-
公开(公告)号：KR1019980080858A
公开(公告)日：1998-11-25
申请号：KR1019980011011
申请日：1998-03-30
Applicant: 산요덴키가부시키가이샤
IPC: H04H20/77
Abstract: 본 발명은 RDS와 DARC 두 방식의 FM 다중 방송 데이타를 하나의 프론트엔드를 이용해 수신한다. BIC 검출 회로(101)는, 수신 데이타 중에 포함되는 블록 식별 부호(BIC)를 검출한다. 일치/불일치 검출 회로(104)는, BIC 검출 퇴임 기구가 바른지의 여부를 판정하여, 일치/불일치 펄스를 출력한다. 전방 보호 회로(106)는, 불일치 펄스의 출력 횟수를 카운트해 카운트값이 소정값을 넘기까지 확립된 동기 상태를 유지한다. 그리고, 전방 보호 제어 회로(108)는, 선국을 위한 서치가 행하여지고 있을 때는 전방 보호 회로의 카운트 동작을 금지한다. 또한, 후방 보호 회로(105)는, 일치 펄스의 출력 횟수를 카운트하고, 카운트값이 소정값에 도달한 때 동기 상태를 확립한다. 그리고, 후방 보호 회로(800)는 서치가 행하여지고 있을 때는 후방 보호 회로의 카운트 동작을 금지한다.
-
公开(公告)号：KR1019980080803A
公开(公告)日：1998-11-25
申请号：KR1019980010781
申请日：1998-03-27
Applicant: 산요덴키가부시키가이샤
Inventor： 가네꼬히로시
IPC: H03D5/00
Abstract: RDS와 DARC 양 방식의 FM 다중 방송을 수신 가능한 수신기에서, 양 방식의 복조 회로를 LSI화한 경우, 외부 부착 부품인 수정 진동자의 수를 삭감할 수 있다. RDS 신호 복조 회로(20)와, DARC 기준 클럭 DARCCL 생성용 수정 진동자(16)를 접속한 DARC 신호 복조 회로(30)를 구비하고, RDS와 DARC 양 방식의 FM 다중 방송을 수신 가능한 수신기에 있어서, RDS 신호 복조 회로(20)에 수정 발진기의 출력을 분주하는 제1 분주기(22)와, 제1 분주기의 출력을 입력하는 위상 비교기(23)와, 위상 비교기에 접속된 저역 필터(24)와, 저역 필터에 접속된 VCO(25)와, VCO의 출력을 분주하여 분주 신호를 위상 비교기에 출력하는 제2 분주기로 이루어진 PLL 회로(21)를 설치하여, VCO(25)의 출력을 RDS 신호 복조용 기준 클럭 RDSCL로서 송출한다.
-
公开(公告)号：KR100439368B1
公开(公告)日：2004-10-14
申请号：KR1019960018730
申请日：1996-05-30
Applicant: 산요덴키가부시키가이샤
IPC: H03M13/00
CPC classification number: H04H40/18 , H04H2201/13
Abstract: A demodulating circuit demodulates a received signal, and outputs patterns of demodulated data and reliability information bits indicating correctness of the demodulated data. These are supplied to first and second shift registers (4 and 5), respectively. When the number of reliability information bits of Level 1 in the second shift register is a predetermined value or less, a shift operation is repeated a plurality of times. When a reliability information bit of Level 1 is outputted, an error correction control circuit (7) successively outputs all possible bit patterns of the demodulated data. An EXOR gate (10) generates all possible patterns of demodulated data. An error correcting circuit (11) carries out error correction for all the patterns. When the number is larger than the predetermined value, the error correction is carried out only for the demodulated data supplied from the demodulating circuit in a conventional manner.
Abstract translation: 解调电路对接收信号进行解调，并输出解调数据的模式和表示解调数据的正确性的可靠性信息比特。 它们分别提供给第一和第二移位寄存器（4和5）。 当第二移位寄存器中的级别1的可靠性信息比特的数量是预定值或更少时，移位操作被重复多次。 当输出等级1的可靠性信息比特时，纠错控制电路（7）连续输出解调数据的所有可能的比特模式。 异或门（10）产生所有可能的解调数据模式。 纠错电路（11）对所有的模式进行纠错。 当该数目大于预定值时，仅以常规方式对解调电路提供的解调数据进行纠错。 ＆lt;图像＆GT;
-
公开(公告)号：KR100307791B1
公开(公告)日：2001-11-30
申请号：KR1019980011011
申请日：1998-03-30
Applicant: 산요덴키가부시키가이샤
IPC: H04H20/77
Abstract: 본 발명은 RDS와 DARC 두 방식의 FM 다중 방송 데이타를 하나의 프론트엔드를 이용해 수신한다. BIC 검출 회로(101)는, 수신 데이타 중에 포함되는 블록 식별 부호(BIC)를 검출한다. 일치/불일치 검출 회로(104)는, BIC 검출 타이밍 기구가 바른지의 여부를 판정하여, 일치/불일치 펄스를 출력한다. 전방 보호 회로(106)는, 불일치 펄스의 출력 횟수를 카운트해 카운트값이 소정값을 넘기까지 확립된 동기 상태를 유지한다. 그리고, 전방 보호 제어 회로(108)는, 선국을 위한 서치가 행하여지고 있을 때는 전방 보호 회로의 카운트 동작을 금지한다. 또한, 후방 보호 회로(105)는, 일치 펄스의 출력 횟수를 카운트하고, 카운트값이 소정값에 도달한 때 동기 상태를 확립한다. 그리고, 후방 보호 회로(800)는 서치가 행하여지고 있을 때는 후방 보호 회로의 카운트 동작을 금지한다.
-
Patent Agency Ranking
公开(公告)号：KR1019960043627A
公开(公告)日：1996-12-23
申请号：KR1019960018726
申请日：1996-05-30
Applicant: 산요덴키가부시키가이샤
IPC: H04L7/00
Abstract: 동기 패턴으로서의 오프셋워드를 오프셋 검출 회로(2)가 검출한다. 이 검출에 트리거되어 메인, 서브 동기 검출 회로(5,6)이 오프셋워드의 주기성을 소정의 후방 보호 기간만큼 검출한다. 양쪽 동기 검출 회로(5,6)은 서로 다른 타이밍에서 오프셋워드를 검출한다. 그래서, 한쪽의 동기 검출 회로(5,6)에 있어서의 동기 검출이 실패했을 때에 다른 쪽의 동기 검출 회로(5,6)의 검출 결과를 이용할 수 있다. 또한 후방 보호 기간의 수신 데이타는 데이타 메모리(11)에 기억된다. 따라서, 동기 검출 후, 기억되어 있는 데이타를 수신 데이타로서 이용할 수 있다. 또한, 동기 확립 후에도 동기 검출 회로(5,6)에 있어서, 확립된 동기와 다른 타이밍에서의 오프셋워드가 주기성 검출을 계속한다. 따라서, 확립된 동기가 잘못된 때에 바로 수정할 수 있다.
-
公开(公告)号：KR100496373B1
公开(公告)日：2005-06-21
申请号：KR1020010016468
申请日：2001-03-29
Applicant: 산요덴키가부시키가이샤
IPC: H03G3/02
CPC classification number: H03G3/3089 , H03G3/001
Abstract: 디지털 처리 및 아날로그 처리를 조합한 볼륨 조정을 효과적으로 수행한다.
DSP(12)에서, 미세한 스텝에서의 볼륨 조정을 행하고, 전자 볼륨 회로(18L, 18R)에서 넓은 스텝에서의 볼륨 조정을 행한다. 그리고 소정 이하의 작은 음량 범위를 DSP(12)에 의한 조정만으로 행한다. 소정 이하의 음량에 대해서는 음량 조정의 과도기에 DSP(12)에 의한 미세한 조정을 조합하며, 변동폭을 작게 해서 서서히 음량 조정을 행한다.-
公开(公告)号：KR100397093B1
公开(公告)日：2003-10-17
申请号：KR1019980010781
申请日：1998-03-27
Applicant: 산요덴키가부시키가이샤
Inventor： 가네꼬히로시
IPC: H03D5/00
CPC classification number: H04B1/1646 , H03L7/06 , H04H40/18 , H04H2201/13 , H04L7/0331
Abstract: A receiver is provided capable of receiving both RDS (Radio Data System) and DARC (DAta Radio Channel) system FM multiplex broadcasting. An RDS signal demodulating circuit is provided with a PLL circuit which comprising a first frequency divider for dividing an output of a crystal oscillator, a phase comparator for inputting an output of the first frequency divider, a low-pass filter connected with the phase comparator, a VOC connected with the low-pass filter, and a second frequency divider for dividing an output of the VOC and outputting the divided output signal to the phase comparator. An output of the VCO is transmitted as a reference clock RDSCL for demodulation of an RDS signal.
Abstract translation: 提供能够接收RDS（无线电数据系统）和DARC（DAta无线电信道）系统FM多路复用广播的接收器。 RDS信号解调电路具有PLL电路，该PLL电路包括用于划分晶体振荡器的输出的第一分频器，用于输入第一分频器的输出的相位比较器，与相位比较器连接的低通滤波器， 与所述低通滤波器连接的VOC，以及用于将所述VOC的输出分压并将所述分配的输出信号输出至所述相位比较器的第二分频器。 VCO的输出作为参考时钟RDSCL传输，用于解调RDS信号。 ＆lt;图像＆GT;
-
公开(公告)号：KR1020010095091A
公开(公告)日：2001-11-03
申请号：KR1020010016468
申请日：2001-03-29
Applicant: 산요덴키가부시키가이샤
IPC: H03G3/02
CPC classification number: H03G3/3089 , H03G3/001
Abstract: PURPOSE: To effectively adjust volume by combining a digital processing and an analog processing. CONSTITUTION: The volume is adjusted in fine steps in a DSP 12 and the volume is adjusted in wide steps in electronic volume circuits 18L and 18R. Then, for the range of prescribed or smaller volume, only adjustment by the DSP 12 is performed. For the prescribed or larger volume, fine adjustment by the DSP 12 is combined in the transition period of the volume adjustment, a fluctuation width is reduced and the volume adjustment is gradually performed.
Abstract translation: 目的：通过组合数字处理和模拟处理来有效调节音量。 构成：在DSP 12中以细微的步进调节音量，并且在电子音量电路18L和18R中以大幅度的步骤调节音量。 然后，对于规定的或较小的音量的范围，仅进行DSP 12的调整。 对于规定的或更大的音量，在音量调节的过渡期间，DSP 12进行微调，波动幅度减小，音量调整逐渐进行。
-
公开(公告)号：KR1019960043553A
公开(公告)日：1996-12-23
申请号：KR1019960018730
申请日：1996-05-30
Applicant: 산요덴키가부시키가이샤
IPC: H03M13/00
Abstract: 복조 회로에 의해 수신 신호를 복조하여 복조 데이타 패턴을 출력함과 동시에, 복조 데이타가 확실함을 표시하는 신뢰도 정보 비트를 출력하며, 이들의 데이타를 각각 제1 및 제2의 시프트 레지스터(4, 5)에 격납한다. 제2레지스터 중 1레벨의 신뢰도 정보 비트의 수가 기준값 이내이면, 시프트 동작을 복수 사이클 반복하여, 1레벨의 신뢰도 정보 비트가 출력된 때에 오류 정정 제어 회로(7)로부터 복조 데이타를 얻을 수 있는 가능성이 있는 모든 비트 패턴을 순차 출력하고, EXOR 게이트(10)에 의해, 가능성이 있는 모든 복조 데이타 패턴을 생성하여, 이들 모든 패턴에 대하여 오류 정정 회로(11)에 의해 오류 정정을 행한다. 또, 기준값을 초과한 경우는 복조 회로로부터의 복조 데이타만에 대하여 통상의 오류 정정을 행한다.
-
-
-
-
-
-
-
-
-
Search Results
10
records
(took 0.019 seconds)
