公开(公告)号：KR1019990013054A

公开(公告)日：1999-02-25

申请号：KR1019970036637

申请日：1997-07-31

Applicant: 삼성전자주식회사

Inventor： 감선혜

IPC: G11C5/14

Abstract: 본 발명의 내부 전원 전압 발생 회로는 제 1 및 제 2 전류원들을 구비하며, 외부로부터의 기준 신호의 전압 레벨과 내부 전원 전압의 레벨을 비교하여 구동 신호를 출력하는 차동 증폭기와; 상기 구동 신호에 응답하여 상기 외부 전원 전압을 상기 내부 전원 전압으로 구동하는 드라이버와; 외부로부터의 제어 신호에 응답하여 상기 제 1 전류원을 활성화시키기는 제 1 제어 회로와; 상기 외부 전원 전압이 낮은 전원 전압인지 높은 전원 전압인지를 검출하여 검출 신호를 발생하는 검출 수단 및; 상기 외부 전원 전압이 낮은 전원 전압일 때, 상기 제어 신호에 응답하여 상기 제 2 전류원을 활성화시키는 제 2 제어 회로를 포함한다.

公开(公告)号：KR1019980044105A

公开(公告)日：1998-09-05

申请号：KR1019960062131

申请日：1996-12-05

Applicant: 삼성전자주식회사

Inventor： 감선혜 ,  전준영

IPC: G11C5/14

Abstract: 저 전력 셀프 리프레쉬 모드에서도 안정적으로 전원을 공급하기 위한 반도체 장치의 전원 제어 회로가 개시되어 있다. 제1 및 제2 전원 전압 발생부는 전원 전압(VINT)이 각각 소정 제1 및 제2 기준 전압 이상인 경우에는 전원 전압을 출력하고 이하인 경우에는 그 출력이 디스에이블된다. 제1 기준 전압은 제2 기준 전압보다 높다. 래치 논리 수단은 제1 전원 전압 발생부의 출력을 VCCH1 이라 하고, 제2 전원 전압 발생부의 출력을 VCCH2 이라 하며, 그 자신의 출력을 VCCH라고 하며, 그 자신의 이전 상태의 출력을 PVCCH 라고 할 때 다음과 같은 출력 특성을 나타낸다.



VCCH1

VCCH2

PVCCH

VCCH



상관없음

0

상관없음

0



0

VINT

0

0



0

VINT

VINT

VINT



VINT

VINT

상관없음

VINT






래치 논리 수단의 출력에 의하여 로우 어드레스 스트로브 버퍼가 구동된다. 그리하여 파워-업시에는 전원 전압이 제1 기준 전압 이상이 된 시점 이후부터 로우 어드레스 스트로브 버퍼가 동작되고, 일단 전원이 공급된 이후에는 전원 전압이 제2 기준 전압 이하로 떨어진 경우에만 로우 어드레스 스트로브 버퍼에 대한 전원 공급이 차단된다.

公开(公告)号：KR100449266B1

公开(公告)日：2004-12-17

申请号：KR1019970036637

申请日：1997-07-31

Applicant: 삼성전자주식회사

Inventor： 감선혜

IPC: G11C5/14

Abstract: PURPOSE: An internal power supply voltage generator circuit is provided, which recovers a level of an internal power supply voltage to its required voltage level rapidly when the level of the internal power supply voltage is decreased at a low power supply voltage. CONSTITUTION: According to the internal power supply voltage generator circuit to convert an external power supply voltage into an internal power supply voltage, a differential amplifier(100) comprises the first and the second current source(102,104) and outputs a driving signal by comparing a voltage level of a reference signal from the external with a level of the internal power supply voltage. A driver circuit(120) drives the external power supply voltage with the internal power supply voltage in response to the driving signal. The first control circuit(140) enables the first current source in response to a control signal from the external. A detector circuit(160) generates a detection signal by detecting whether the external power supply voltage is low or high. And the second control circuit(180) enables the second current source in response to the control signal, when the external power supply voltage is low.

公开(公告)号：KR1019980020112A

公开(公告)日：1998-06-25

申请号：KR1019960038463

申请日：1996-09-05

Applicant: 삼성전자주식회사

Inventor： 이윤상 ,  감선혜

IPC: G11C5/00

Abstract: 내부전원전압 발생회로의 드라이버회로를 포함하며, 내부전원전압레벨의 클램핑시의 오버슈팅을 방지하고 칩 내부에 안정된 전원전압을 제공하기 위한 반도체 메모리 장치의 외부전원전압 감지회로에 있어서, 일측단에 내부전원전압의 클램프 레벨과 동일레벨의 기준전압을 수신하고 타측단에 외부전원전압 또는 내부전원전압을 수신하여 비교증폭된 출력신호로 상기 내부전원전압 발생회로의 드라이버회로의 게이트단을 스위칭하는 비교기를 적어도 하나 이상을 가진다. 따라서, 기준전압의 레벨이 외부환경에 의해 그 기준전압레벨이 변해도 내부전원전압 레벨은 항상 상기 기준전압레벨을 유지할 수 있으므로 안정된 전원전압을 칩 내부로 제공할 수 있으며, 또한 본 발명에서는 저항분배기를 사용하지 않고 감지장치(비교기)가 직접 기준전압 레벨인 VREFP와 외부전원전압 EVC를 비교하여 결과를 출력함으로서 공정변화에 대해서도 안정된 동작을 보장할 수 있다.

公开(公告)号：KR100206705B1

公开(公告)日：1999-07-01

申请号：KR1019960038463

申请日：1996-09-05

Applicant: 삼성전자주식회사

Inventor： 이윤상 ,  감선혜

IPC: G11C5/00

Abstract: 내부전원전압 발생회로의 드라이버회로를 포함하며, 내부전원전압레벨의 클램핑시의 오버슈팅을 방지하고 칩 내부에 안정된 전원전압을 제공하기 위한 반도체 메모리 장치의 외부전원전압 감지회로에 있어서, 일측단에 내부전원전압의 클램프 레벨과 동일레벨의 기준전압을 수신하고 타측단에 외부전원전압 또는 내부전원전압을 수신하여 비교증폭된 출력신호로 상기 내부전원전압 발생회로의 드라이버회로의 게이트단을 스위칭하는 비교기를 적어도 하나 이상을 가진다. 따라서, 기준전압의 레벨이 외부환경에 의해 그 기준전압레벨이 변해도 내부전원전압 레벨은 항상 상기 기준전압레벨을 유지할 수 있으므로 안정된 전원전압을 칩 내부로 제공할 수 있으며, 또한 본 발명에서는 저항분배기를 사용하지 않고 감지장치(비교기)가 직접 기준전압 레벨인 VREFP와 외부전원전압 EVC를 비교하여 결과를 출력함으로서 공정변화에 대해서도 안정된 동작을 보장할 수 있다.

公开(公告)号：KR1019980082439A

公开(公告)日：1998-12-05

申请号：KR1019970017355

申请日：1997-05-07

Applicant: 삼성전자주식회사

Inventor： 감선혜 ,  황홍선

IPC: H03K19/00

Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 데이터 출력 버퍼 회로에 관한 것으로서, 제 1 전압레벨의 데이터를 인가받고, 외부로부터 인가되는 데이터 출력 버퍼 제어신호에 응답하여 제 1 전압레벨의 제 1 풀업 제어신호를 출력하는 제 1 풀업 제어수단과; 상기 제 1 전압레벨의 데이터가 반전된 반전 데이터를 인가받고, 상기 데이터 출력 버퍼 제어신호에 응답하여 풀다운 제어신호를 발생하는 풀다운 제어수단과; 상기 제 1 풀업 제어수단으로부터 데이터를 인가받고, 이를 지연시켜 상기 제 1 풀업 제어신호보다 소정시간 늦게 출력되고, 상기 제 1 풀업 제어신호보다 높은 전압레벨을 갖는 제 2 풀업 제어신호를 발생하는 제 2 풀업 제어수단과; 상기 제 1 풀업 제어신호를 상기 제 2 풀업 제어신호보다 먼저 인가받고, 상기 제 2 풀업 제어신호를 인가받아 제 1 풀업 제어신호로 인해 먼저 출력된 제 1 전압레벨의 데이터를 제 2 전압레벨까지 높여 출력하기 위한 출력 구동 수단을 포함한다.

公开(公告)号：KR100457330B1

公开(公告)日：2005-05-09

申请号：KR1019970017355

申请日：1997-05-07

Applicant: 삼성전자주식회사

Inventor： 감선혜 ,  황홍선

IPC: H03K19/00

Abstract: 본 발명에 따른 반도체 메모리 장치의 데이터 출력 버퍼 회로는 제 1 전압레벨의 데이터를 인가받고, 외부로부터 인가되는 데이터 출력 버퍼 제어신호에 응답하여 제 1 전압레벨의 제 1 풀업 제어신호를 출력하는 제 1 풀업 제어수단과; 상기 제 1 전압레벨의 데이터가 반전된 반전 데이터를 인가받고, 상기 데이터 출력 버퍼 제어신호에 응답하여 풀다운 제어신호를 발생하는 풀다운 제어수단과; 상기 제 1 풀업 제어수단으로부터 데이터를 인가받고, 이를 지연시켜 상기 제 1 풀업 제어신호보다 소정시간 늦게 출력되고, 상기 제 1 풀업 제어신호보다 높은 전압레벨을 갖는 제 2 풀업 제어신호를 발생하는 제 2 풀업 제어수단과; 상기 제 1 풀업 제어신호를 상기 제 2 풀업 제어신호보다 먼저 인가받고, 상기 제 2 풀업 제어신호를 인가받아 제 1 풀업 제어신호로 인해 먼저 출력된 제 1 전압레벨의 데이터를 제 2 전압레벨까지 높여 출력하기 위한 출력 구동 수단을 포함한다.

公开(公告)号：KR100224666B1

公开(公告)日：1999-10-15

申请号：KR1019960062131

申请日：1996-12-05

Applicant: 삼성전자주식회사

Inventor： 감선혜 ,  전준영

IPC: G11C5/14

Abstract: 저 전력 셀프 리프레쉬 모드에서도 안정적으로 전원을 공급하기 위한 반도체 장치의 전원 제어 회로가 개시되어 있다. 제1 및 제2 전원 전압 발생부는 전원 전압(VINT)이 각각 소정 제1 및 제2 기준 전압 이상인 경우에는 전원 전압을 출력하고 이하인 경우에는 그 출력이 디스에이블된다. 제1 기준 전압은 제2 기준 전압보다 높다. 래치 논리 수단은 제1 전원 전압 발생부의 출력을 VCCH1 이라 하고, 제2 전원 전압 발생부의 출력을 VCCH2 이라 하며, 그 자신의 출력을 VCCH라고 하며, 그 자신의 이전 상태의 출력을 PVCCH 라고 할 때 다음과 같은 출력 특성을 나타낸다.



VCCH1

VCCH2

PVCCH

VCCH



상관없음

0

상관없음

0



0

VINT

0

0



0

VINT

VINT

VINT



VINT

VINT

상관없음

VINT






래치 논리 수단의 출력에 의하여 로우 어드레스 스트로브 버퍼가 구동된다. 그리하여 파워-업시에는 전원 전압이 제1 기준 전압 이상이 된 시점 이후부터 로우 어드레스 스트로브 버퍼가 동작되고, 일단 전원이 공급된 이후에는 전원 전압이 제2 기준 전압 이하로 떨어진 경우에만 로우 어드레스 스트로브 버퍼에 대한 전원 공급이 차단된다.

公开(公告)号：KR1019980014463A

公开(公告)日：1998-05-25

申请号：KR1019960033452

申请日：1996-08-12

Applicant: 삼성전자주식회사

Inventor： 감선혜 ,  이윤상

IPC: G11C11/407

Abstract: 데이터의 센싱시 전류소모를 줄이기 위해, 하나의 스토리지 캐패시터와 억세스 트랜지스터로 이루어진 메모리셀을 복수로 가지는 메모리 셀 어레이와, 상기 메모리 셀의 억세스 트랜지스터의 게이트와 각기 연결된 복수의 워드라인 및 상기 워드라인과 대체로 직교하며 상기 억세스 트랜지스터와 연결된 복수의 비트라인을 가지는 메모리 장치는, 상기 메모리 셀로 부터 독출되는 데이터의 레벨을 감지하기 위해 상기 비트라인에 연결된 다수의 센스앰프와; 상기 센스앰프를 제어하기 위해 제1, 2센싱제어부로 구성된 제어부를 구비하여, 노말 동작 모드에서는 상기 제1센싱 제어부가 상기 센스앰프를 제어하도록 하며, 리프레쉬 동작 모드에서는 상기 제1센싱제어부의 제어동작 속도보다 상대적으로 느린 상기 제2센싱 제어부가 상기 센스앰프를 제어하게 하는 것을 특징으로 한다.