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公开(公告)号：KR101966858B1
公开(公告)日：2019-04-08
申请号：KR1020120042411
申请日：2012-04-24
Applicant: 삼성전자주식회사
IPC: G11C11/4096 , G11C11/406 , G11C11/408
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公开(公告)号：KR101797106B1
公开(公告)日：2017-11-13
申请号：KR1020100104553
申请日：2010-10-26
Applicant: 삼성전자주식회사
IPC: G11C13/00
CPC classification number: G11C13/0069 , G11C13/00 , G11C2013/0083 , G11C2213/71 , G11C2213/79
Abstract: 저항성메모리장치가개시된다. 상기저항성메모리장치는초기화장치로부터공급된제1전압을제1플레이트로공급하기위한제1패드와, 상기초기화장치로부터공급된제2전압을제2플레이트로공급하기위한제2패드와, 게이트, 드레인, 및상기제1플레이트에접속된소스를포함하는제1트랜지스터와, 비트라인(BL1)과상기제1트랜지스터의상기드레인사이에접속된제1메모리저항과, 게이트, 드레인, 및상기제2플레이트에접속된소스를포함하는제2트랜지스터와, 상기비트라인과상기제2트랜지스터의상기드레인사이에접속된제2메모리저항을포함한다.
Abstract translation: 公开了一种电阻式存储器件。 电阻式存储器设备包括用于供给从发起者提供到第一板的第一电压的第一焊盘，以及用于提供从所述引发剂供给到所述第二板的第二电压的第二焊盘，所述栅极， 的漏极，以及一个第一晶体管和所述第一存储电阻器，栅极，漏极的位线（BL1），并且所述第二板被连接在髁上基座和第一晶体管的漏极，其包括连接到所述第一板的源极之间 以及连接在位线和第二晶体管的漏极之间的第二存储电阻器。
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公开(公告)号：KR1020140042459A
公开(公告)日：2014-04-07
申请号：KR1020120109255
申请日：2012-09-28
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L21/8242 , H01L29/00
CPC classification number: H01L27/088 , G11C11/40 , G11C11/404 , G11C11/4085 , G11C11/4094 , G11C2207/005 , H01L27/10897
Abstract: The present invention relates to a multiple well bias memory device. A memory device includes a semiconductor substrate, a first wall of a first conductivity type where a memory cell is formed on the semiconductor substrate, and a second wall of a first conductivity type where a sensor amplifier of sensing and amplifying the data of the memory cell is formed in the semiconductor substrate. The doping concentration of the first wall is different from that of the second wall. The first wall is biased with a first voltage. The second wall is biased with a second voltage which is different from the first voltage. The first voltage is lower than the second voltage.
Abstract translation: 本发明涉及多阱偏压存储器件。 存储器件包括半导体衬底，在半导体衬底上形成存储单元的第一导电类型的第一壁和第一导电类型的第二壁，其中感测和放大存储单元的数据的传感器放大器 形成在半导体衬底中。 第一壁的掺杂浓度不同于第二壁的掺杂浓度。 第一个墙壁被第一个电压偏置。 第二壁用与第一电压不同的第二电压进行偏置。 第一电压低于第二电压。
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公开(公告)号：KR1020130068915A
公开(公告)日：2013-06-26
申请号：KR1020110136365
申请日：2011-12-16
Applicant: 삼성전자주식회사
IPC: G11C11/4096 , G11C7/10
CPC classification number: G06F12/00 , G06F13/16 , G06F13/1668 , G11C11/406
Abstract: PURPOSE: A memory system and an operation control method thereof are provided to effectively perform refresh and reading operations by independently managing a weak memory cell and a normal memory cell. CONSTITUTION: A memory device(100) includes a plurality of memory cells and a first storage unit(180). The first storage unit stores information of a weak cell among the plurality of memory cells. A memory controller(200) transmits an operation command signal related to the memory cell operation to the memory device, receives the information of the weak cell from the first storage unit, and controls the operation of the memory device. The memory device transmits the information of the weak cell to the memory controller when the operation command signal is transmitted to the memory controller and the memory cell corresponding to the operation command cell is the weak cell. [Reference numerals] (180) First storage unit; (182) Buffer; (190) Data input and output unit; (210) Command generating unit; (220) I/O buffer; (230) Control unit; (240) Second storage unit
Abstract translation: 目的：提供一种存储器系统及其操作控制方法，以通过独立地管理弱存储器单元和正常存储单元来有效地执行刷新和读取操作。 构成：存储装置（100）包括多个存储单元和第一存储单元（180）。 第一存储单元存储多个存储单元中的弱单元的信息。 存储器控制器（200）将与存储器单元操作相关的操作命令信号发送到存储器件，从第一存储单元接收弱单元的信息，并控制存储器件的操作。 当操作命令信号被发送到存储器控制器时，存储器件将弱信号的信息发送到存储器控制器，并且与操作命令单元相对应的存储单元是弱单元。 （附图标记）（180）第一存储单元; （182）缓冲液 （190）数据输入输出单元; （210）指令发生单元; （220）I / O缓冲器; （230）控制单元; （240）第二存储单元
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公开(公告)号：KR1020120048723A
公开(公告)日：2012-05-16
申请号：KR1020100105372
申请日：2010-10-27
Applicant: 삼성전자주식회사
CPC classification number: G11C7/18 , G11C7/06 , G11C2207/002 , G11C2207/005 , G11C7/12 , G11C8/06 , G11C8/08
Abstract: PURPOSE: A semiconductor memory device and a semiconductor memory system are provided to reduce a coupling noise between global bit lines by arranging shield lines between the global bit lines. CONSTITUTION: A plurality of memory cell blocks(110_1 to 110_8) include a first region and a second region. The first region includes the first memory cells connected to a first bit line. A second region includes second memory cells connected to the second bit line. A plurality of bit line sense amplifiers(120_1 to 120_6) are connected to the first memory cell or the second memory cell of the corresponding memory cell block.
Abstract translation: 目的：提供半导体存储器件和半导体存储器系统，以通过在全局位线之间布置屏蔽线来减小全局位线之间的耦合噪声。 构成：多个存储单元块（110_1至110_8）包括第一区域和第二区域。 第一区域包括连接到第一位线的第一存储器单元。 第二区域包括连接到第二位线的第二存储器单元。 多个位线读出放大器（120_1至120_6）连接到相应存储单元块的第一存储单元或第二存储单元。
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Patent Agency Ranking
公开(公告)号：KR1020120024027A
公开(公告)日：2012-03-14
申请号：KR1020100086581
申请日：2010-09-03
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247 , H01L27/10
CPC classification number: H01L45/147 , G11C5/025 , G11C13/0002 , G11C2213/71 , G11C2213/72 , H01L27/2409 , H01L27/2481 , H01L45/14 , H01L45/04
Abstract: PURPOSE: A semiconductor memory apparatus of a laminated structure which includes a logic circuit based on a resistor switch and a manufacturing method thereof are provided to reduce restrictions due to an increase of a global conductive line and an increase of a driving circuit region, thereby laminating an increased amount of semiconductor layers on the same substrate area. CONSTITUTION: A plurality of semiconductor layers(LA1-LAn) is three-dimensionally laminated on a substrate. The semiconductor layers respectively includes a memory cell region(110) and a logic region(120). The memory cell region comprises a memory cell array. The memory cell region comprises a word line(WL), a bit line(BL), and a memory cell. A logic circuit is arranged on a control region(140) of the substrate.
Abstract translation: 目的：提供一种包括基于电阻器开关的逻辑电路及其制造方法的层叠结构的半导体存储装置，以减少由于全局导线的增加和驱动电路区域的增加引起的限制，从而层叠 在相同的衬底区域上增加了半导体层的数量。 构成：在基板上三维层叠多个半导体层（LA1-LAn）。 半导体层分别包括存储单元区域（110）和逻辑区域（120）。 存储单元区域包括存储单元阵列。 存储单元区域包括字线（WL），位线（BL）和存储单元。 逻辑电路布置在衬底的控制区域（140）上。
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公开(公告)号：KR1020120010052A
公开(公告)日：2012-02-02
申请号：KR1020100071617
申请日：2010-07-23
Applicant: 삼성전자주식회사
CPC classification number: G11C8/14 , G11C8/10 , G11C13/0004 , G11C13/0007 , G11C13/0023 , G11C13/0026 , G11C13/0028 , G11C2213/71
Abstract: PURPOSE: A resistive memory with an equalizing function and a 3D semiconductor device including the same are provided to suppress an error in a read operation and a write operation and block a leakage current path. CONSTITUTION: A memory cell(40) includes a resistive device(40_a) and a switching device(40_b). The switching device has at least three terminals. A first terminal of the switching device is connected to the resistive device. A control line is connected to a second terminal of the switching device. The control line controls the switching device. A data input and output line reads data from the resistive device. The data input and output line writes data in the resistive device. A source line is connected to a third terminal of the switching device. An equalizer(41) equalizes the data input and output line and the source line.
Abstract translation: 目的：提供具有均衡功能的电阻式存储器和包括其的3D半导体器件，以抑制读取操作和写入操作中的错误并阻止漏电流路径。 构成：存储单元（40）包括电阻装置（40_a）和开关装置（40_b）。 开关装置至少有三个端子。 开关装置的第一端子连接到电阻装置。 控制线连接到开关装置的第二端子。 控制线控制开关装置。 数据输入和输出线从电阻设备读取数据。 数据输入和输出线将数据写入电阻设备。 源极线连接到开关器件的第三端子。 均衡器（41）使数据输入和输出线和源极线均衡。
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公开(公告)号：KR100457330B1
公开(公告)日：2005-05-09
申请号：KR1019970017355
申请日：1997-05-07
Applicant: 삼성전자주식회사
IPC: H03K19/00
Abstract: 본 발명에 따른 반도체 메모리 장치의 데이터 출력 버퍼 회로는 제 1 전압레벨의 데이터를 인가받고, 외부로부터 인가되는 데이터 출력 버퍼 제어신호에 응답하여 제 1 전압레벨의 제 1 풀업 제어신호를 출력하는 제 1 풀업 제어수단과; 상기 제 1 전압레벨의 데이터가 반전된 반전 데이터를 인가받고, 상기 데이터 출력 버퍼 제어신호에 응답하여 풀다운 제어신호를 발생하는 풀다운 제어수단과; 상기 제 1 풀업 제어수단으로부터 데이터를 인가받고, 이를 지연시켜 상기 제 1 풀업 제어신호보다 소정시간 늦게 출력되고, 상기 제 1 풀업 제어신호보다 높은 전압레벨을 갖는 제 2 풀업 제어신호를 발생하는 제 2 풀업 제어수단과; 상기 제 1 풀업 제어신호를 상기 제 2 풀업 제어신호보다 먼저 인가받고, 상기 제 2 풀업 제어신호를 인가받아 제 1 풀업 제어신호로 인해 먼저 출력된 제 1 전압레벨의 데이터를 제 2 전압레벨까지 높여 출력하기 위한 출력 구동 수단을 포함한다.
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公开(公告)号：KR100295048B1
公开(公告)日：2001-07-12
申请号：KR1019980029736
申请日：1998-07-23
Applicant: 삼성전자주식회사
Inventor： 황홍선
IPC: G11C7/00
Abstract: 기입 시간을 최소화하는 메모리 장치 및 데이터 기입 방법에 관해 기재하고 있다. 독출(read) 및 기입(write)을 수행하며, 행과 열에 배열되는 복수개의 메모리 셀로 구성된 메모리 어레이를 가지는 다수의 메모리 블록과, 독출시에는 상기 메모리 블록에서 선택되는 비트라인쌍의 데이터를 감지 증폭하고, 기입시에는 입력되는 데이터를 감지 증폭하여 상기 비트라인쌍에 공급하는 비트라인 센스 앰프를 구비한다. 본 발명에 따른 메모리 장치는 또한, 기입시 기입허용신호에 응답하여 펄스로 활성화되는 소정의 기입허용펄스신호의 선단에 응답하여 상기 비트라인 센스앰프를 디스에이블시키고, 후단에 응답하여 인에이블시키는 센스앰프구동회로를 더 구비한다.
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公开(公告)号：KR100172362B1
公开(公告)日：1999-03-30
申请号：KR1019950061232
申请日：1995-12-28
Applicant: 삼성전자주식회사
Inventor： 황홍선
IPC: G11C11/409
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은 반도체 메모리장치에 관한 것으로, 특히 페이지모드동작시 최초의 라이트동작을 고속으로 수행하는 반도체 메모리장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
종래기술에 따른 반도체 메모리장치에서 라이트동작을 제어하는 라이트 제어신호는 컬럼어드레스 스트로브신호에 의해 종속되어 동작하게 된다. 즉, 상기 라이트 제어신호는 상기 컬럼어드레스 스트로브신호의 디시에이블됨에 따라 디스에이블된다. 이에 따라 최초의 로우어드레스 스트로브신호 인에이블부터 처음의 컬럼어드레스 스트로브신호의 디시에이블시간인 Tcsh이 상기 로우어드레스 스트로브신호가 인에이블된후부터 메모리셀에 데이터가 라이트되는 최소한의 시간인 Twr보다 작으면 정상적인 라이트동작이 수행되지 않게 된다. 왜냐하면, 상기 Tsch가 Twr보다 작으면 데이터입력버퍼를 통하여 전송되는 데이터가 메모리셀에 도달하기 전에 라이트명령이 종료되어, 상기 데이터 입력버퍼에서 전송되는 데이터가 메모리셀에 라이트되지 않는다. 따라서 상기 정상적으로 라이트동작이 수행되려면 Tcsh가 Twr보다 커야하는 조건에 만족하여야 한다. 따라서 종래기술에 따른 반도체 메모리장치의 페이지모드동작시 최초의 라이트동작을 줄이는 데는 한계가 있었다. 이러한 한계는 반도체 메모리장치의 고속동작을 저해하게 된다. 본 발명은 이러한 한계를 극복하여 고속동작에 유리한 반도체 메모리장치를 구현하는 데 있다.
3. 발명의 해결방법의 요지
다수의 워드라인과 다수의 비트라인쌍사이에 접속된 다수의 메모리셀로 구성되는 메모리셀 어레이와, 메모리장치를 구성하는 개별회로들을 제어하는 제어신호를 발생하는 컨트롤회로와, 상기 컨트롤회로와 상기 메모리셀 어레이사이에 접속되고 외부어드레스신호에 응답하여 상기 워드라인의 선택을 제어하는 로우선택관련회로와, 상기 컨트롤회로와 상기 메모리 셀 어레이사이에 접속되고 외부어드레스신호에 응답하여 상기 비트라인쌍의 선택을 제어하는 컬럼선택관련회로와, 상기 컨트롤회로에서 출력에 응답하여 입력데이타를 버퍼링하는 데이터 입력버퍼와, 상기 컨트롤회로의 출력에 응답하여 라이트동작을 제어하는 라이트 제어신호를 출력하는 라이트 제어회로와, 상기 데이터 입력버퍼의 출력신호가 실리는 데이터버스와, 상기 비트라� �쌍과 데이터버스사이에 접속되어 상기 비트라인쌍 및 데이터버스와 선택적으로 접속되는 입출력라인쌍과, 라이트동작시 상기 데이터버스에 실린 데이터를 상기 입출력라인쌍으로 드라이빙하는 입력드라이버와, 상기 데이터버스에 입력단이 접속되고 상기 라이트 제어신호에 응답하여 상기 입력드라이버의 드라이빙동작을 제어하는 입력드라이버 제어회로를 구비함을 특징으로 하는 반도체 메모리장치를 구현하므로써 상술한 과제를 달성하게 된다.
4. 발명의 중요한 용도
고속동작용 반도체 메모리장치
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