公开(公告)号：KR1020130039795A

公开(公告)日：2013-04-23

申请号：KR1020110104371

申请日：2011-10-13

Applicant: 삼성전자주식회사

Inventor： 이창현 ,  최정달 ,  강지연

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11524 ,  H01L21/28273 ,  H01L27/11526 ,  H01L27/2463

Abstract: PURPOSE: A NAND flash memory device is provided to reduce the gate length of a selection transistor connected to a common bitline and to secure a high integration NAND flash memory device. CONSTITUTION: A ground selection transistor(110) has a third gate length(d3) which is same as or longer than a second gate length(d2). A cell transistor(108) has a fourth gate length(d4) which is same as or shorter than a first gate length(d1). A first gate structure(130) includes a tunnel oxide film, a floating gate electrode, a blocking dielectric layer(124), and a control gate electrode(126). The blocking dielectric layer includes a metal oxide having high dielectric constant. A second gate structure(132) has a lamination structure which is same as the first gate structure.

Abstract translation: 目的：提供NAND闪速存储器件以减小连接到公共位线的选择晶体管的栅极长度并确保高集成NAND闪存器件。 构成：接地选择晶体管（110）具有与第二栅极长度（d2）相同或更长的第三栅极长度（d3）。 单元晶体管（108）具有与第一栅极长度（d1）相同或比第一栅极长度（d1）短的第四栅极长度（d4）。 第一栅极结构（130）包括隧道氧化物膜，浮栅电极，阻挡介电层（124）和控制栅电极（126）。 阻挡介电层包括具有高介电常数的金属氧化物。 第二栅极结构（132）具有与第一栅极结构相同的层叠结构。

公开(公告)号：KR1019990076005A

公开(公告)日：1999-10-15

申请号：KR1019980010596

申请日：1998-03-26

Applicant: 삼성전자주식회사

Inventor： 박성욱 ,  강지연 ,  박달 ,  김진성

IPC: H01L21/66

Abstract: 본 발명은 캘리브레이션용 샘플 제작을 생략할 수 있는 반도체장치 분석설비의 결합마운트에 관한 것이다.
본 발명은, 샘플홀더에 형성된 결합마운트홀 내부에 위치되며, 샘플이 부착된 샘플마운트가 위치되는 샘플마운트홀이 형성된 반도체장치 분석설비의 결합마운트에 있어서, 상기 결합마운트 상부 소정영역에 캘리브레이션용 금속봉을 삽입할 수 있는 금속봉 삽입홀이 형성되어 있는 것을 특징으로 한다.
따라서, 캘리브레이션용 샘플 제작 및 사용에 따라 발생된 로스타임을 줄일 수 있고, 캘리브레이션용 샘플로 제작되는 망간 또는 구리의 소모량을 줄일 수 있고, 캘리브레이션 작업의 신뢰도가 떨어지는 것을 방지할 수 있는 효과가 있다.

公开(公告)号：KR1019990033244A

公开(公告)日：1999-05-15

申请号：KR1019970054553

申请日：1997-10-23

Applicant: 삼성전자주식회사

Inventor： 박달 ,  강지연 ,  이영구 ,  박성욱

IPC: H01L21/306

Abstract: 본 발명은, 반도체소자 제조공정의 건식식각공정에서 공정챔버내로 공급된 공정가스를 식각할 웨이퍼 위로 고르게 분사시켜주는 실리콘케소드의 분석방법에 관한 것이다.
본 발명에 따른 상기 분석방법은 상기 실리콘케소드를 절단기로 절단하여 샘플을 만드는 샘플제작단계; 상기 실리콘케소드를 절단기로 자르때 발생하는 오염물질 제거단계; 및 분석장치를 이용하여 상기 실리콘케소드 샘플을 관찰하는 분석단계를 구비하여 이루어진다.
따라서, 상기 분석방법에 의하여 실리콘케소드의 분석을 통하여 반도체소자 건식식각공정에서 항시 발생되고 있는 제조설비에서 기인하는 파티클 발생의 원인을 알 수 있고, 관련기술의 개발을 유도하는 효과가 있다.

公开(公告)号：KR101873548B1

公开(公告)日：2018-07-02

申请号：KR1020120032108

申请日：2012-03-29

Applicant: 삼성전자주식회사

Inventor： 이창현 ,  강지연 ,  장동훈 ,  최정달

IPC: G11C16/10 ,  G11C16/24 ,  G11C16/30

CPC classification number: G11C16/24 ,  G11C16/0483 ,  G11C16/10

Abstract: 하나의비트라인에연결된제1 셀스트링및 제2 셀스트링을포함하는비휘발성메모리장치의프로그램방법에서, 비트라인에제1 전압을인가하여제1 셀스트링의제1 채널및 제2 셀스트링의제2 채널이프리차지된다. 제1 셀스트링또는제2 셀스트링중 하나의셀 스트링이선택된다. 비트라인에제1 전압보다낮고접지전압보다높은제2 전압을인가하여선택된셀 스트링에포함된메모리셀이프로그램된다. 이에따라, 프로그램디스터브가방지될수 있다.

公开(公告)号：KR1020130110290A

公开(公告)日：2013-10-10

申请号：KR1020120032108

申请日：2012-03-29

Applicant: 삼성전자주식회사

Inventor： 이창현 ,  강지연 ,  장동훈 ,  최정달

IPC: G11C16/10 ,  G11C16/24 ,  G11C16/30

CPC classification number: G11C16/24 ,  G11C16/0483 ,  G11C16/10

Abstract: PURPOSE: A method of programming a non-volatile memory device having a shared bit line structure prevents the program disturbance of a memory cell included in an unselected cell string by sufficiently boosting a voltage of a channel of the unselected cell string. CONSTITUTION: A first channel of a first cell string and a second channel of a second cell string are pre-charged by applying a first voltage to a bit line (S110). One cell string among the first cell string and the second cell string is selected (S130). A memory cell included in a selected cell string is programmed by applying a second voltage, which is lower than the first voltage and higher than the ground voltage, to the bit line. [Reference numerals] (AA) Start; (BB) End; (S110) Channels of a first cell string and a second cell string, which are connected to a bit line, are pre-charged by applying a first voltage to the bit line; (S130) One cell string among the first cell string and the second cell string is selected; (S150) Memory cell included in a selected cell string is programmed by applying a second voltage, which is lower than the first voltage and higher than the ground voltage, to the bit line

Abstract translation: 目的：编程具有共享位线结构的非易失性存储器件的方法通过充分提高未选择的单元串的通道的电压来防止包含在未选择的单元串中的存储单元的程序干扰。 构成：通过向位线施加第一电压来对第一单元串和第二单元串的第二通道的第一通道进行预充电（S110）。 选择第一单元串和第二单元串中的一个单元串（S130）。 包括在所选择的单元串中的存储单元通过向位线施加低于第一电压并高于接地电压的第二电压来编程。 （附图标记）（AA）开始; （BB）结束; （S110）连接到位线的第一单元串和第二单元串的通道通过向位线施加第一电压而被预充电; （S130）选择第一单元串和第二单元串中的一个单元串; （S150）通过将低于第一电压并高于接地电压的第二电压施加到位线来编程所选择的单元串中包括的存储单元

公开(公告)号：KR1019990076128A

公开(公告)日：1999-10-15

申请号：KR1019980010820

申请日：1998-03-27

Applicant: 삼성전자주식회사

Inventor： 박성욱 ,  강지연 ,  박달 ,  김진성

IPC: H01L21/00

Abstract: 본 발명은 반도체소자 분석장비의 시료 홀더에 관한 것이다.
본 발명은 소정의 높이를 갖는 원통형에 돌출되어 상단부가 잘린 원뿔모양을 하는 몸체, 상기 몸체 하부에 형성되어 시료 스테이지에 시료 홀더를 고정되도록 하는 받침대, 상기 몸체 원뿔 상단부에 형성되는 일측이 개방된 소정의 높이를 갖는 원통형의 시료 마운트 고정부 및 상기 시료 마운트 고정부에 삽입되며, 시료가 부착된 면이 경사면을 갖는 원기둥형태의 시료 마운트를 포함하여 이루어진다.
상기 시료 마운트 경사면의 각은 30°인 것이 바람직하다.
상기 시료 마운트 고정부 일측면에 시료 마운트 고정홈이 형성된다.
따라서, 시료를 한번만 로딩함으로써, 표면 및 단면의 동시 분석이 가능하여 분석시간을 단축할 수 있으며, 분석 포인트 이동에 따른 스펙트럼 데이터 비교 분석시 신뢰성을 높일 수 있는 효과가 있다.