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公开(公告)号：KR1020090098530A
公开(公告)日：2009-09-17
申请号：KR1020080023977
申请日：2008-03-14
Applicant: 삼성전자주식회사
CPC classification number: G11C16/0483 , G11C16/28
Abstract: A nonvolatile memory device and a read method thereof are provided to correct reading failure generated in the reading operation from performing program operation. A semiconductor memory device(10) comprises a flash memory(100) and a memory controller(200). The flash memory is comprised of a nonvolatile memory. The flash memory performs a writing, reading and erasing operation by the control of the memory controller. The memory controller delivers a read command, an address and a control signal in a reading operation state. The read command and address are input to the flash memory from the memory controller. The read voltage is supplied the flash memory to the corresponding word line. The memory controller comprises a memory interface(210), a host interface(220), an ecc circuit(230), a central processing unit(240) and a random access memory(250).
Abstract translation: 提供非易失性存储器件及其读取方法以校正在读取操作中产生的读取失败，从而执行程序操作。 半导体存储器件（10）包括闪速存储器（100）和存储器控制器（200）。 闪存由非易失性存储器组成。 闪速存储器通过存储器控制器的控制执行写入，读取和擦除操作。 存储器控制器在读取操作状态下传送读取命令，地址和控制信号。 读取命令和地址从存储器控制器输入到闪存。 读取电压将闪存提供给相应的字线。 存储器控制器包括存储器接口（210），主机接口（220），ecc电路（230），中央处理单元（240）和随机存取存储器（250）。
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公开(公告)号：KR100830575B1
公开(公告)日：2008-05-21
申请号：KR1020060093635
申请日：2006-09-26
Applicant: 삼성전자주식회사
CPC classification number: G11C16/16 , G11C16/0483 , G11C16/3445
Abstract: 여기에는 복수의 메모리 블록들을 포함한 플래시 메모리 장치의 소거 방법이 제공되며, 이 소거 방법은 동시에 소거될 메모리 블록들의 수를 판별하는 단계와; 상기 판별된 값에 따라 소거 전압의 기울기를 결정하는 단계와; 그리고 상기 메모리 블록들이 형성된 기판으로 상기 결정된 기울기를 갖는 상기 소거 전압을 공급하는 단계를 포함한다. 상기 소거 전압의 기울기는 상기 기판으로의 소거 전압의 인가 시간이 소거될 메모리 블록들의 수에 관계없이 일정하게 유지되도록 결정될 것이다.
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公开(公告)号：KR100706231B1
公开(公告)日：2007-04-11
申请号：KR1020040051180
申请日：2004-07-01
Applicant: 삼성전자주식회사
Inventor： 강형석
IPC: G11C5/14
Abstract: 본 발명은 집적 회로 장치에 관한 것으로, 외부 전압에 따라 내부 전압 변환기 모니터링 패드를 선택적으로 본딩하여 내부 전압 인가에 사용하는 것을 특징으로 한다.
본 발명에 의하면, 내부 회로를 포함하는 집적 회로 장치에 있어서, 외부 전원 전압을 입력받아 상기 내부 회로에 공급될 내부 전원 전압을 발생하는 전압 변환 회로와 그리고 상기 내부 전원 전압에 연결된 모니터 패드를 포함하며, 상기 모니터 패드는 상기 집적 회로 장치의 동작 전압 범위에 따라 상기 외부 전원 전압에 선택적으로 연결된다.
따라서, 전압 강하의 문제와 마스크 처리 비용의 문제를 해결한 전압 본딩 옵션이 가능하다.-
公开(公告)号：KR100874911B1
公开(公告)日：2008-12-19
申请号：KR1020060105816
申请日：2006-10-30
Applicant: 삼성전자주식회사
CPC classification number: G11C16/0483 , G11C16/26
Abstract: Provided is a method of improving the read disturb characteristics of a flash memory array. According to the method, in a flash memory array having at least one cell string in which a string selection transistor, a plurality of memory cells, and a ground selection transistor are connected in series, first read voltage is applied to a string selection line connected to a gate of the string selection transistor and a ground selection line connected to a gate of the ground selection transistor. Ground voltage is applied to a word line of a memory cell selected from among the memory cells. Second read voltage is applied to word lines of memory cells, from among the memory cells that are not selected, which are adjacent to the string selection transistor and the ground selection transistor. Then, the first read voltage is applied to the other memory cells that are not selected. The second read voltage is lower than the first read voltage.
Abstract translation: 提供了一种改善闪存阵列的读取干扰特性的方法。 根据该方法，在具有至少一个其中串选择晶体管，多个存储单元和接地选择晶体管串联连接的单元串的闪存阵列中，第一读取电压被施加到所连接的串选择线 连接到串选择晶体管的栅极和连接到地选择晶体管的栅极的地选择线。 接地电压被施加到从存储器单元中选择的存储器单元的字线。 第二读取电压被施加到与串选择晶体管和地选择晶体管相邻的未被选择的存储器单元之中的存储器单元的字线。 然后，第一读取电压被施加到未被选择的其他存储器单元。 第二读取电压低于第一读取电压。
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公开(公告)号：KR1020080038656A
公开(公告)日：2008-05-07
申请号：KR1020060105816
申请日：2006-10-30
Applicant: 삼성전자주식회사
CPC classification number: G11C16/0483 , G11C16/26
Abstract: A method for reading a flash memory array to improve read disturb characteristics is provided to improve the read disturb characteristics of memory cells with high coupling rate, by applying a second read voltage larger than a first read voltage to word lines of memory cells with large coupling ratio adjacent to a string selection transistor and a ground selection transistor and applying the first read voltage to a word line of the other unselected memory cells. According to a method for reading a flash memory cell including a string selection transistor, a number of memory cells and at least one cell string connected to a ground selection transistor directly, a ground voltage is applied to a word line of the selected memory cell. A read voltage is applied to gates of the string selection transistor and the ground selection transistor and the word lines of the memory cells. The read voltage varies according to the position of the unselected memory cells.
Abstract translation: 提供一种用于读取闪速存储器阵列以改善读取干扰特性的方法，通过将大于第一读取电压的第二读取电压施加到具有大耦合的存储器单元的字线来提高具有高耦合速率的存储器单元的读取干扰特性 与串选择晶体管和接地选择晶体管相邻，并将第一读电压施加到另一未选择存储单元的字线。 根据用于读取包括串选择晶体管，多个存储单元和至少一个连接到接地选择晶体管的单元串的闪存单元的方法，将接地电压施加到所选存储单元的字线。 读取电压被施加到串选择晶体管和接地选择晶体管的栅极和存储单元的字线。 读取电压根据未选择的存储单元的位置而变化。
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Patent Agency Ranking
公开(公告)号：KR1020080028179A
公开(公告)日：2008-03-31
申请号：KR1020060093635
申请日：2006-09-26
Applicant: 삼성전자주식회사
CPC classification number: G11C16/16 , G11C16/0483 , G11C16/3445 , G11C16/08 , G11C16/30
Abstract: A flash memory device and a multi-block erase method thereof are provided to control applying time of an erase voltage by controlling the rising slope of the erase voltage according to the number of memory blocks to be erased. According to an erase method of a flash memory device including a plurality of memory blocks, the number of memory blocks to be erased at the same time is discriminated. Slope of an erase voltage is determined according to the discriminated value. The erase voltage with the determined slope is supplied to a substrate where the memory blocks are formed. The slope of the erase voltage is determined in order for the applying time of the erase voltage to the substrate to maintain a constant value regardless of the number of memory blocks to be erased.
Abstract translation: 提供闪速存储器件及其多块擦除方法，以通过根据要擦除的存储块的数量来控制擦除电压的上升斜率来控制擦除电压的施加时间。 根据包括多个存储器块的闪速存储器件的擦除方法，识别要同时擦除的存储器块的数量。 根据鉴别值确定擦除电压的斜率。 具有确定的斜率的擦除电压被提供给形成存储块的衬底。 确定擦除电压的斜率，以便擦除电压对基板的施加时间保持恒定值，而不管要擦除的存储块的数量如何。
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公开(公告)号：KR1020060002235A
公开(公告)日：2006-01-09
申请号：KR1020040051180
申请日：2004-07-01
Applicant: 삼성전자주식회사
Inventor： 강형석
IPC: G11C5/14
CPC classification number: G05F1/465
Abstract: 본 발명은 집적 회로 장치에 관한 것으로, 외부 전압에 따라 내부 전압 변환기 모니터링 패드를 선택적으로 본딩하여 내부 전압 인가에 사용하는 것을 특징으로 한다.
본 발명에 의하면, 내부 회로를 포함하는 집적 회로 장치에 있어서, 외부 전원 전압을 입력받아 상기 내부 회로에 공급될 내부 전원 전압을 발생하는 전압 변환 회로와 그리고 상기 내부 전원 전압에 연결된 모니터 패드를 포함하며, 상기 모니터 패드는 상기 집적 회로 장치의 동작 전압 범위에 따라 상기 외부 전원 전압에 선택적으로 연결된다.
따라서, 전압 강하의 문제와 마스크 처리 비용의 문제를 해결한 전압 본딩 옵션이 가능하다.Abstract translation: 集成电路装置技术领域本发明涉及一种集成电路装置，其中根据外部电压选择性地接合内部电压转换器监视焊盘并用于内部电压施加。
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公开(公告)号：KR1019980022362A
公开(公告)日：1998-07-06
申请号：KR1019960041485
申请日：1996-09-21
Applicant: 삼성전자주식회사
IPC: H01L21/66
Abstract: 본 발명은 별도의 쎌 바이어스 패드가 접속된 반도체 메모리 장치에 관한 것으로, 메모리 쎌을 구성하는 웰 영역을 구분하여 특정부분에 쎌 바이어스를 인가할 수 있는 별도의 바이어스 패드를 구비하여 즉, 피피웰 또는 피웰에 별도의 바이어스 패드를 구성하여 높은 전위차를 가지는 노드의 누설전류의 근원을 트랜지스터 채널과 접합 누설전류로 구분 규명할 수 있고, 누설전류로 인한 메모리 쎌의 페일을 선별 구제가 가능하고, 과전압에 의해 약해질 수 있는 취약부분에 별도의 스트레스를 가해 페일 소지가 있는 메모리 쎌을 미리 제거할 수 있어 반도체 메모리 장치의 고품질화와 생산성 향상을 얻을 수 있다.
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公开(公告)号：KR101360133B1
公开(公告)日：2014-02-11
申请号：KR1020080023977
申请日：2008-03-14
Applicant: 삼성전자주식회사
CPC classification number: G11C16/0483 , G11C16/28
Abstract: 본 발명은 불휘발성 메모리 장치의 읽기 방법에 관한 것이다. 본 발명에 따른 읽기 방법은, 선택된 워드 라인으로 제 1 선택 읽기 전압을 제공함으로 제 1 읽기 동작을 수행하는 단계; 상기 제 1 읽기 동작에서 읽기 페일이 발생한 경우에, 상기 선택된 워드 라인으로 상기 제 1 선택 읽기 전압보다 낮은 제 2 선택 읽기 전압을 제공함으로 제 2 읽기 동작을 수행하는 단계; 및 상기 제 2 읽기 동작에서 읽기 페일이 발생하지 않은 경우에, 프로그램 동작을 수행함으로 상기 제 1 읽기 동작 시에 발생한 읽기 페일을 치유하는 단계를 포함한다. 본 발명에 의하면, 전하 누설에 의한 읽기 페일을 방지할 수 있다.
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公开(公告)号：KR1019990051394A
公开(公告)日：1999-07-05
申请号：KR1019970070711
申请日：1997-12-19
Applicant: 삼성전자주식회사
IPC: H01L27/11
Abstract: 본 발명은 퓨즈를 갖는 에스램 셀을 개시한다. 이 에스램 셀은 각각의 소오스가 접지선과 연결된 한 쌍의 드라이버 트랜지스터, 각각의 드라이버 트랜지스터의 드레인과 연결된 한 쌍의 억세스 트랜지스터, 및 각각의 드라이버 트랜지스터의 드레인과 전원선 사이에 개재된 한 쌍의 부하소자로 구성된 에스램 셀에 있어서, 한 쌍의 부하소자 및 전원선 사이에 접속된 퓨즈를 구비하는 것을 특징으로 한다.
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