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公开(公告)号：KR1019980035450A
公开(公告)日：1998-08-05
申请号：KR1019960053794
申请日：1996-11-13
Applicant: 삼성전자주식회사
IPC: H01L27/112
Abstract: 본 발명은 스태틱램의 메모리 셀에 관한 것으로, 본 발명의 목적은 배선재료를 통한 불순물의 이동으로 콘택저항이 증가하는 것을 방지할 수 있는 스태틱램의 메모리 셀을 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 스태틱램의 메모리 셀에 있어서: 반도체 기판의 표면상에 활성영역을 개재하여 형성되는 소자분리막들과; 상기 반도체 기판의 표면에 인접하며, 상기 활성영역내에 각기 형성되는 피형 웰 및 엔형 웰과; 상기 피형 웰과 엔형 웰내에 포함되며, 상기 기판의 표면에 인접하여 각기 형성되는 엔형 활성영역 및 피형 활성영역과; 상기 소자분리막상에 형성되는 게이트와; 상기 결과물 전면에 형성되는 열산화막과; 상기 열산화막상에 상기 활성영역들과 상기 게이트간의 연결을 위해 형성되는 접촉창과; 상기 결과물 전면에 상호연결 배선이 될 티타늄계 금속화합물을 도포하여 형성되는 배선라인을 포함함을 특징으로 한다.
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公开(公告)号：KR1020000032255A
公开(公告)日：2000-06-05
申请号：KR1019980048659
申请日：1998-11-13
Applicant: 삼성전자주식회사
IPC: H01L21/336
Abstract: PURPOSE: A method for producing a MOS transistor of a semiconductor device is provided to improve a connected leakage current characteristic of a source/drain region of high concentration. CONSTITUTION: A production method of MOS transistor contains steps of: forming a gate insulating film on a semiconductor substrate; forming a gate electrode on a certain region of the gate insulating film; forming a spacer in a side wall of the gate electrode; forming a silicon pattern(33a) contacted with the semiconductor substrate of both sides of the spacer; forming an interlayer insulating film(35) in a front face of the semiconductor substrate formed the silicon pattern; and forming a contact hole(H) to expose a certain region of the silicon pattern of both sides of the spacer by patterning the interlayer insulating film. A device isolating film(23) to limit an activating region is formed in a certain region of the N-typed silicon substrate(21) by using a trench device-isolating technique. A characteristic of leakage current between a metal wiring and the semiconductor substrate is improved by forming the source/drain region of high concentration and the silicon pattern on the edge of the device isolating film closed thereof.
Abstract translation: 目的：提供一种用于制造半导体器件的MOS晶体管的方法，以改善高浓度源极/漏极区域的连接的漏电流特性。 构成：MOS晶体管的制造方法包括以下步骤：在半导体衬底上形成栅极绝缘膜; 在所述栅极绝缘膜的特定区域上形成栅电极; 在栅电极的侧壁中形成间隔物; 形成与间隔物的两侧的半导体衬底接触的硅图案（33a）; 在形成所述硅图案的所述半导体衬底的正面中形成层间绝缘膜（35）; 以及形成接触孔（H）以通过对层间绝缘膜进行图案化而使间隔物的两侧的硅图案的特定区域露出。 通过使用沟槽器件隔离技术，在N型硅衬底（21）的特定区域中形成限制激活区域的器件隔离膜（23）。 通过形成高浓度的源极/漏极区域，并且在封装了器件隔离膜的边缘的硅图案上，改善了金属布线和半导体衬底之间的漏电流的特性。
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公开(公告)号：KR1020000010319A
公开(公告)日：2000-02-15
申请号：KR1019980031190
申请日：1998-07-31
Applicant: 삼성전자주식회사
IPC: H01L21/283
Abstract: PURPOSE: A method of improving a contact processing margin by preventing the generation of leakage currents is disclosed. CONSTITUTION: The method comprises the steps of: forming a device isolation film(23) for defining a active region on a predetermined regions of a semiconductor substrate(21); forming a gate electrode(27) of MOS transistor, a lightly doped drain region, and a spacer(31) on the active region; forming a intrinsic semiconductor layer on the entire surface of the substrate with the spacers formed thereon; forming a first contact hole for simultaneously exposing the lightly doped drain region and the device isolation film adjacent to thereto by patterning the intrinsic semiconductor layer; forming a heavily doped impurity layer having a first depth deeper than the lightly doped drain region in a lower portion the semiconductor layer and a second depth deeper than the first depth in the substrate exposed by the first contact hole; removing the intrinsic semiconductor layer; forming an interlayer insulating layer on the entire surface of the substrate with the semiconductor layer removed therefrom; and forming a second contact hole in the position identical to the first contact hole by patterning the insulating layer. Thereby, the generation of leakage currents can be prevented, so that the contact processing margin of the semiconductor device can be increased.
Abstract translation: 目的：公开了一种通过防止泄漏电流的产生改善接触处理裕度的方法。 方法：该方法包括以下步骤：形成用于在半导体衬底（21）的预定区域上限定有源区的器件隔离膜（23）; 在有源区上形成MOS晶体管的栅电极（27），轻掺杂漏极区和间隔物（31）; 在其上形成有间隔物的基板的整个表面上形成本征半导体层; 形成第一接触孔，用于通过对本征半导体层进行构图来同时暴露与其相邻的轻掺杂漏极区和器件隔离膜; 在所述半导体层的下部形成深度比所述轻掺杂漏极区深的第一深度的深掺杂杂质层，以及比所述第一接触孔暴露的所述衬底中的所述第一深度深的第二深度; 去除本征半导体层; 在衬底的整个表面上形成层间绝缘层，其中半导体层被去除; 以及通过对所述绝缘层进行构图而在与所述第一接触孔相同的位置形成第二接触孔。 由此，能够防止漏电流的产生，能够提高半导体装置的接触处理余量。
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Patent Agency Ranking
公开(公告)号：KR1019980041605A
公开(公告)日：1998-08-17
申请号：KR1019960060909
申请日：1996-11-30
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 본 발명은 두 도전층간의 전기적 접촉을 위해 형성하는 접촉 개구부의 형성방법에 관한 것으로, 본 발명의 목적은 습식식각시 사용되는 화학적 분위기에 관계없이 안정된 프로파일을 가질 수 있는 접촉개구부의 형성방법을 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 제1도전층과 제2도전층을 전기적으로 연결시키기 위한 접촉개구부의 형성방법은 상기 제1도전층상에 층간절연막을 도포하는 과정과, 상기 층간절연막상에 소정깊이로 습식식각을 하는 과정과, 상기 결과물 전면에 포토레지스트를 도포한후 상기 층간절연막의 일부까지 에치백하는 과정과, 상기 잔류된 포토레지스트를 제거한 후 상기 제1도전층이 드러날때까지 건식식각하는 과정을 포함하는 것을 특징으로 한다.
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公开(公告)号：KR1019970008476A
公开(公告)日：1997-02-24
申请号：KR1019950020634
申请日：1995-07-13
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: 질화막 스페이서를 이용한 반도체장치의 소자분리방법이 개시되어 있다. 반도체기판 상에 N
2 O 패드산화막을 형성한 후,그 위에 질화막을 형성한다. 사진식각 공정으로 질화막 및 N
2 O 패드산화막을 패터닝하여 활성영역을 정의한다. 패터닝된 질화막 및 N
2 O 패드산화막의 측벽에 질화막 스페이서를 형성한 후, 질화막과 질화막 스페이서를 산화방지 마스크로 사용한 열적 산화공정을 실시하여 소자분리막을 형성한다. 반도체기판과의 계면에 얇은 질화성 막질이 형성되는 N
2 O 산화막의 특성을 이용하여 버즈비크의 성장을 감소시킬 수 있다.-
公开(公告)号：KR100147601B1
公开(公告)日：1998-11-02
申请号：KR1019940024174
申请日：1994-09-26
Applicant: 삼성전자주식회사
IPC: H01L21/60
CPC classification number: H01L24/05 , H01L2224/04042 , H01L2224/48463
Abstract: 반도체장치 부식방지 방법이 개시되어 있다. 패브리케이션이 완료된 반도체 기판의 금속패드 상에 산화막을 형성하는 방법에 있어서, 상기 산화막은 클린에어를 주입하여 형성한다.
반도체 기판을 고온 클린에어로 열처리함으로써 균일하고 치밀한 산화막을 형성하여 금속패드의 부식을 방지할 수 있다.-
公开(公告)号：KR1019980028192A
公开(公告)日：1998-07-15
申请号：KR1019960047190
申请日：1996-10-21
Applicant: 삼성전자주식회사
IPC: H01L21/316
Abstract: 본 발명은 균일한 두께의 게이트 산화막을 가지는 반도체 메모리 장치의 제조방법에 관한 것으로, 활성영역과 필드산화막 영역의 경계면에서 발생하는 게이트 산화막의 박막현상을 방지하기 위하여, 활성영역을 한정하기 위한 상기 필드산화막을 형성하고 상기 활성영역상에 희생산화막 형성 없이 소정 두께의 선 게이트 산화막을 습식산화로서 형성한 후 그 선 게이트 산화막을 제거하고 노출된 활성영역 표면에 상기 게이트 산화막을 형성하므로서 균일한 게이트 산화막을 가질 수 있으며 이에 따라 항복전압 및 문턱전압 특성을 보장 할 수 있는 효과가 있다.
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公开(公告)号：KR100093804B1
公开(公告)日：1996-01-09
申请号：KR1019920009410
申请日：1992-05-30
Applicant: 삼성전자주식회사
IPC: H01L21/312
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