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    상변화 메모리 장치 및 그 형성 방법
    1.
    发明公开
    상변화 메모리 장치 및 그 형성 방법 无效
    相变存储器件及其形成方法

    公开(公告)号：KR1020090081848A

    公开(公告)日：2009-07-29

    申请号：KR1020080007960

    申请日：2008-01-25

    Applicant: 삼성전자주식회사

    Inventor： 신재민 ,  고종우

    IPC: H01L27/115

    CPC classification number: H01L45/148 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/1273 ,  H01L45/143 ,  H01L45/144 ,  H01L45/16 ,  H01L45/1691

    Abstract: A phase change memory device and a method for forming the same are provided to improve heat efficiency by reducing the loss of the heat in a contact surface with a phase change film pattern by reducing an area of an upper surface of the bottom electrode contact in contact with the phase change film pattern. A phase change memory device includes a constructive pattern(25), a bottom electrode contact(35), a phase change film pattern(50), a top electrode(60). The conductive pattern is positioned on a substrate(10). The bottom electrode contact is positioned on the conductive pattern. The phase change pattern is positioned on the bottom electrode contact. The top electrode is positioned on the phase change film pattern. The area of the upper surface of the bottom electrode contact is smaller than the area of the lower surface.

    Abstract translation: 提供一种相变存储器件及其形成方法，通过减小接触面的上表面的面积来减小相变膜图案的接触面中的热量损失来提高热效率 具有相变膜图案。 相变存储器件包括结构化图案（25），底部电极接触（35），相变膜图案（50），顶部电极（60）。 导电图案位于基板（10）上。 底部电极接触件位于导电图案上。 相变图案位于底部电极触点上。 顶部电极位于相变膜图案上。 底部电极接触部的上表面的面积小于下表面的面积。

    반도체 패키지
    3.
    发明授权
    반도체 패키지 失效
    半导体封装

    公开(公告)号：KR100809702B1

    公开(公告)日：2008-03-06

    申请号：KR1020060091793

    申请日：2006-09-21

    Applicant: 삼성전자주식회사

    Inventor： 윤선필 ,  고종우 ,  이정진

    IPC: H01L21/60 ,  H01L23/12

    CPC classification number: H01L23/49548 ,  H01L23/3107 ,  H01L23/49551 ,  H01L24/45 ,  H01L24/48 ,  H01L25/105 ,  H01L2224/32245 ,  H01L2224/45139 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2224/73265 ,  H01L2225/1029 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2924/181 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/05599 ,  H01L2924/00012 ,  H01L2924/01049

    Abstract: A semiconductor package is provided to reduce mounting volume on a printed circuit board of various wire line structures by controlling a height of internal lead. Plural internal leads(102) are respectively connected to a semiconductor chip(108) and have upper surfaces and bottom surfaces. A molding resin(112) fixes the semiconductor chip and the internal leads. The upper surfaces of the internal leads are fixed on the molding resin. Parts of the bottom surfaces of the internal leads are exposed from the molding resin. The bottom surfaces of the internal leads are different from the bottom surface of the molding resin. The internal leads include notches or holes. A non-conductive intermediate member is disposed between the internal leads and the molding resin to improve coupling force of the internal leads and the molding resin. The intermediate member is extended to cross the upper surfaces of the internal leads. A chip mounting plate(104) mounts the semiconductor chip.

    Abstract translation: 提供半导体封装以通过控制内部引线的高度来减少各种有线线路结构的印刷电路板上的安装体积。 多个内部引线（102）分别连接到半导体芯片（108）并且具有上表面和底表面。 模制树脂（112）固定半导体芯片和内部引线。 内部引线的上表面固定在模塑树脂上。 内部引线的底表面的一部分从成形树脂露出。 内部引线的底面与模制树脂的底面不同。 内部引线包括凹口或孔。 在内引线和模制树脂之间设置非导电中间构件，以提高内引线和模制树脂的耦合力。 中间构件被延伸以跨越内部引线的上表面。 芯片安装板（104）安装半导体芯片。

    반도체 장치의 제조 방법
    6.
    发明公开
    반도체 장치의 제조 방법 失效

    公开(公告)号：KR1019940010383A

    公开(公告)日：1994-05-26

    申请号：KR1019920019424

    申请日：1992-10-22

    Applicant: 삼성전자주식회사

    Inventor： 김일권 ,  이래인 ,  고종우 ,  김영욱

    IPC: H01L29/78

    Abstract: 본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 리세스드 게이트와 살리사이드 공정을 이용하여 전기적 특성을 향상시킬 수 있는 금속 산화물 반도체(MOS) 소자의 제조 방법에 있어서, 소자 분리 산화막이 형성되어있는 반도체 기판 상에 제1산화막을 형성하는 공정, 제1불순물을 이은 주입하는 공정, 절연막을 전극 형성한 공정, 게이트 전극 패턴이 형성될 부위의 상기 절연막 및 제1산화막을 순차로 제거하고 반도체 기판은 리세스트 식각하여 홈을 형성하는 공정, 반도체 기판의 홈에 제2산화막은 형성하는 공정, 폴리 실리콘을 침적하고 에치백하여 홈을 채우는 공정, 게이트 전극 패턴의 측벽에 스페이서를 형성하는 공정, 제2불순물을 이온 주입하는 공정, 고융점 금속을 침적하고 제1차 열처리하는 공정 및 미 반응 고융점 금속은 제거한 다 제2차 열처리하는 공정을 구비하여 이루어진 것을 특징으로 한다.
    따라서, 상기한 본 발명의 방법에 의하면 게이트 전극의 일부를 함몰시켜 챈널 형성 부위 위쪽에 소오스/드레인을 형성시킴으로써 쇼트 채널 효과를 방지하며, 상기 함몰 게이트 전극 형성후 살리사이드 공정을 통해 게이트전극과 소오스/드레인의 접촉 저항을 감소시키므로 반도체 장치의 특성은 크게 향상시킬 수 있다.

    고융점금속 실리사이드의 형성방법
    9.
    发明授权
    고융점금속 실리사이드의 형성방법 失效
    形成高熔点金属硅化物的方法

    公开(公告)号：KR1019960016232B1

    公开(公告)日：1996-12-07

    申请号：KR1019930019175

    申请日：1993-09-21

    Applicant: 삼성전자주식회사

    Inventor： 이내인 ,  고종우 ,  김일권 ,  김영욱

    IPC: H01L21/28

    CPC classification number: H01L21/28052

    Abstract: forming an insulator(41) on a semiconductor substrate(40); forming an impurity -injection amorphous silicon layer(42) by depositing an amorphous silicon on the insulator(41) and injecting impurity gas at the same time; forming a refractory metal(44) by depositing a refractory metal on the impurity -injection amorphous silicon layer(42); and forming a refractory metal silicide(45) by a thermal process.

    Abstract translation: 在半导体衬底（40）上形成绝缘体（41）; 通过在绝缘体（41）上沉积非晶硅并同时注入杂质气体来形成杂质注入非晶硅层（42）; 通过在所述杂质注入非晶硅层（42）上沉积难熔金属来形成难熔金属（44）; 以及通过热处理形成难熔金属硅化物（45）。

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