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公开(公告)号：KR1020020061352A
公开(公告)日：2002-07-24
申请号：KR1020010002377
申请日：2001-01-16
Applicant: 삼성전자주식회사
Inventor： 구계수
IPC: H03L7/08
Abstract: PURPOSE: A phase locked loop(PLL) circuit and locking control method therefor is provided to generate an output having an accurate frequency together with reducing a locking time independent of manufacturing process and temperature effects. CONSTITUTION: A PLL circuit includes a phase frequency detector(31) for detecting a phase difference by comparing a phase of feedback signal with that of a reference signal, an electron pump(32) for pumping electrons in response to the output signals from the phase frequency detector(31), a loop filter(15) for filtering the output signals from the electron pump(32), a voltage control oscillator(VCO)(34) for varying the frequency of the feedback signals in response to the output signals from the loop filter(15), a register(35) for storing the digital signals, a digital-to-analog(DA) converter(36), a lock detector(37) for determining by receiving the output signals from the phase frequency detector(31) whether or not the feedback signals are locked with the reference signals and an analog-to-digital(AD) converter(38). The DA converter(36) controls the voltage level of the output signals from the loop filter(15) by converting the digital signals stored in the register(35). The AD converter(38) supplies the digital signals by converting the output signals from the loop filter(15) into the digital signals, which is activated when the lock detector(37) outputs a signal representing a status of locking.
Abstract translation: 目的：提供锁相环（PLL）电路及其锁定控制方法，以产生具有精确频率的输出，同时减少与制造过程和温度效应无关的锁定时间。 构成：PLL电路包括用于通过比较反馈信号的相位与参考信号的相位来检测相位差的相位频率检测器（31），用于响应于来自相位的输出信号而泵浦电子的电子泵（32） 频率检测器（31），用于对来自电子泵（32）的输出信号进行滤波的环路滤波器（15）;压控振荡器（VCO）（34），用于响应于来自 环路滤波器（15），用于存储数字信号的寄存器（35），数模（DA）转换器（36），锁定检测器（37），用于通过接收来自相位频率检测器 （31）反馈信号是否与参考信号和模数（AD）转换器（38）锁定。 DA转换器（36）通过转换存储在寄存器（35）中的数字信号来控制来自环路滤波器（15）的输出信号的电压电平。 AD转换器（38）通过将来自环路滤波器（15）的输出信号转换成数字信号来提供数字信号，该数字信号在锁定检测器（37）输出表示锁定状态的信号时被激活。
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公开(公告)号：KR1020170074039A
公开(公告)日：2017-06-29
申请号：KR1020150183032
申请日：2015-12-21
Applicant: 삼성전자주식회사
CPC classification number: A61B5/04085 , A61B5/0022 , A61B5/02405 , A61B5/0245 , A61B5/0464 , A61B5/053 , A61B5/0533 , A61B5/0537 , A61B5/165 , A61B5/4809 , A61B5/681 , A61B5/746 , A61B2560/0214 , A61B2562/04 , G06F19/00 , G06F19/30 , H04B1/385
Abstract: 본발명의실시예에따른웨어러블장치는케이스와, 상기케이스에내장된바이오-프로세서와, 상기바이오-프로세서에연결된복수의전극들을포함하고, 상기바이오-프로세서는감지될생체신호의종류를지시하는선택신호에기초하여상기복수의전극들중에서어떤전극들을생체신호를감지하는감지전극들로사용할지를결정하고, 상기바이오-프로세서는상기선택신호에기초하여상기복수의전극들중에서어떤전극들을상기생체신호를유발하는소스전류를공급하는소싱전극들로사용할지를결정한다.
Abstract translation: 根据本发明实施例的可穿戴设备包括外壳，内置于外壳中的生物处理器以及连接至生物处理器的多个电极，其中生物处理器指示生物处理器的类型， 其中，生物处理器基于选择信号确定多个电极中的哪个电极用作用于感测生物信号的感测电极，并且生物处理器确定多个电极中的哪个电极将被用作感测电极 用作供电电极以提供将触发信号的电源电流。
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Patent Agency Ranking3.发明公开
公开(公告)号：KR1020070010651A
公开(公告)日：2007-01-24
申请号：KR1020050065415
申请日：2005-07-19
Applicant: 삼성전자주식회사
Inventor： 구계수
CPC classification number: H03K5/00006 , H03L7/0814 , H03L7/0891 , H03L7/101
Abstract: A frequency multiplier using a delay locked loop is provided to acquire an output clock signal having frequencies of M times of an input clock signal by connecting a small number of frequency multipliers in series. A frequency multiplier using a delay locked loop includes a delay locked loop circuit(110), and a frequency calculation unit(150). The delay locked loop circuit(110) outputs N delay clock signals which delay an input clock signal by a predetermined time unit. The N is an integer. The frequency calculation unit(150) receives the N delay clock signals, and outputs frequency output clock signals of M times of a frequency of the input clock signal. The frequency calculation unit(150) includes first to N/2th logical multiply units and a logical sum unit. The first to N/2th logical multiply units output first to N/2th logical multiply signals obtained by logical-multiplying signals into which ith to i+1th delay clock signals are inverted. The logical sum unit outputs the output clock signals of the frequency of M times of the input clock signal.
Abstract translation: 提供使用延迟锁定环路的倍频器，以通过串联连接少数倍频器来获取具有输入时钟信号的M倍频率的输出时钟信号。 使用延迟锁定环的倍频器包括延迟锁定环电路（110）和频率计算单元（150）。 延迟锁定环电路（110）输出延迟输入时钟信号预定时间单位的N个延迟时钟信号。 N是整数。 频率计算单元（150）接收N个延迟时钟信号，并输出输入时钟信号的频率的M倍的频率输出时钟信号。 频率计算单元（150）包括第一至第N /第二逻辑乘法单元和逻辑和单元。 第一到第N /第二逻辑乘法单元首先输出到通过逻辑乘法信号获得的N / 2逻辑乘法信号，其中第i至第i + 1个延迟时钟信号被反相。 逻辑和单元输出输入时钟信号的M倍频率的输出时钟信号。
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公开(公告)号：KR100559406B1
公开(公告)日：2006-03-10
申请号：KR1020040082438
申请日：2004-10-15
Applicant: 삼성전자주식회사
Inventor： 구계수
IPC: H03K3/2893
Abstract: 히스테리시스 회로를 구비한 비교기가 개시되어 있다. 비교기는 차동증폭 회로, 및 히스테리시스 회로를 구비한다. 차동증폭 회로는 입력신호들 사이의 차이에 대응하는 차신호를 증폭하여 제 1 신호를 발생시킨다. 히스테리시스 회로는 제 1 신호에 응답하여, 제 1 천이 스레숄드 전압과 제 1 천이 스레숄드 전압보다 낮은 제 2 천이 스레숄드 전압을 설정하고, 차신호가 상승할 때는 제 1 천이 스레숄드 전압에서 천이되고 차신호가 하강할 때는 제 2 천이 스레숄드 전압에서 천이되는 제 2 신호를 발생시킨다. 따라서, 비교기는 차동증폭회로의 출력단에 히스테리시스 회로를 구비함으로써, 입력신호의 동작 가능한 주파수를 감소시키지 않으면서 노이즈 면역성을 증가시킬 수 있다.
Abstract translation: 公开了一种具有滞后电路的比较器。 比较器包括差分放大电路和滞后电路。 差分放大器电路放大对应于输入信号之间的差的差信号以生成第一信号。 滞后电路响应于第一信号设置第一转变阈值电压和低于第一转变阈值电压的第二转变阈值电压，并且当差异信号上升时，滞后电路从第一转变阈值电压转变， 第二转换产生在阈值电压处转换的第二信号。 因此，通过在差分放大电路的输出端提供滞后电路，比较器可以在不降低输入信号的可操作频率的情况下增加抗噪声能力。
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公开(公告)号：KR1019990059255A
公开(公告)日：1999-07-26
申请号：KR1019970079453
申请日：1997-12-30
Applicant: 삼성전자주식회사
Inventor： 구계수
IPC: H03K23/00
Abstract: 본 발명은 카운터에 관한 것으로서, 더 구체적으로는 데이터의 변화로 인한 전류 소모를 줄일 수 있는 래치 회로를 갖는 카운터에 관한 것으로서, N 비트 카운터 의 래치 회로는 하위 비트 정보에 대응되는 제 1 선택 신호에 응답하여 하위 비트 정보와 접지 전압 레벨의 정보중 하나를 선택하기 위한 제 1 선택 회로와; 제 2 선택 신호에 응답하여 상기 제 1 선택 회로의 출력과 상위 비트 정보 중 하나를 선택하기 위한 제 2 선택 회로와; 전단으로 선택된 데이터를 인가받고, 클럭 신호에 응답하여 상기 데이터를 래치하기 위한 래치 회로를 포함한다.
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公开(公告)号：KR1020000001779A
公开(公告)日：2000-01-15
申请号：KR1019980022198
申请日：1998-06-13
Applicant: 삼성전자주식회사
Inventor： 구계수
IPC: H03L7/18
Abstract: PURPOSE: A frequency synthesizer is provided to control gate number by decreasing bit number of a counter. CONSTITUTION: The frequency synthesizer comprises: a divider(10) for dividing input frequency; a scaler(90) receiving the output of a phase synchronous loop(100) to integrate pulse number; and a m-bit counter(110) for counting the output of the scaler, wherein the scaler receives the output of a voltage control oscillating circuit to transmit the first signal to the counter and the second signal to outdoor and contains a circuit outputting divided signals in synchronous with the output of the voltage control oscillating circuit and a selection circuit for selecting one of the output of the voltage control oscillating circuit and the divided signal.
Abstract translation: 目的：提供频率合成器，通过减少计数器的位数来控制门数。 构成：频率合成器包括：分频器（10），用于分频输入频率; 接收相位同步回路（100）的输出以对脉冲数进行积分的定标器（90） 以及用于对所述缩放器的输出进行计数的m位计数器（110），其中，所述缩放器接收电压控制振荡电路的输出以将所述第一信号发送到所述计数器，并且将所述第二信号发送到室外，并且包含输出分频信号的电路 与电压控制振荡电路的输出同步，以及选择电路，用于选择电压控制振荡电路的输出和分频信号之一。
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