公开(公告)号：KR1020050099927A

公开(公告)日：2005-10-17

申请号：KR1020040037688

申请日：2004-05-27

Applicant: 삼성전자주식회사

Inventor： 김대환 ,  이중화 ,  국정훈 ,  김정석

IPC: G11C5/14

CPC classification number: G11C5/145 ,  G05F3/02 ,  G11C7/06 ,  G11C7/12

Abstract: 차아지 펌핑 효율을 유지하는 승압 전압 발생 회로가 개시된다. 본 발명의 승압 전압 발생 회로는 다수개의 펌프단을 통하여 펌핑 및 프리차이징에 의해 차아지 펌핑된 노드가 승압 전압으로 디스차아지된다. 전원 전압 레벨이 차아지 펌핑된 노드의 전압 레벨 보다 높을 경우에, 차아지 펌핑된 노드는 전원 전압레벨로 프리차아지되어 펌핑 효율이 증가된다. 전원 전압 레벨이 차아지 펌핑된 노드의 전압 레벨 보다 낮을 경우에는, 차아지 펌핑된 노드와 전원 전압 사이의 경로가 차단되고 차아지 펌핑된 노드의 레벨을 유지되어 펌핑 효율이 유지된다.

公开(公告)号：KR100585144B1

公开(公告)日：2006-05-30

申请号：KR1020040037688

申请日：2004-05-27

Applicant: 삼성전자주식회사

Inventor： 김대환 ,  이중화 ,  국정훈 ,  김정석

IPC: G11C5/14

Abstract: 차아지 펌핑 효율을 유지하는 승압 전압 발생 회로가 개시된다. 본 발명의 승압 전압 발생 회로는 다수개의 펌프단을 통하여 펌핑 및 프리차이징에 의해 차아지 펌핑된 노드가 승압 전압으로 디스차아지된다. 전원 전압 레벨이 차아지 펌핑된 노드의 전압 레벨 보다 높을 경우에, 차아지 펌핑된 노드는 전원 전압레벨로 프리차아지되어 펌핑 효율이 증가된다. 전원 전압 레벨이 차아지 펌핑된 노드의 전압 레벨 보다 낮을 경우에는, 차아지 펌핑된 노드와 전원 전압 사이의 경로가 차단되고 차아지 펌핑된 노드의 레벨을 유지되어 펌핑 효율이 유지된다.
승압 전압 발생 회로, 차아지 펌프, 펌핑 효율, 저 전원 전압, 프리차아지 제어 회로, 차아지 보상부

公开(公告)号：KR1020070067399A

公开(公告)日：2007-06-28

申请号：KR1020050128644

申请日：2005-12-23

Applicant: 삼성전자주식회사

Inventor： 국정훈 ,  박성만

IPC: H03L7/08

CPC classification number: G11C11/4076 ,  G11C7/22 ,  G11C7/222 ,  H03L7/0814 ,  H03L7/085

Abstract: A delay locked loop is provided to block the narrowing of a data valid window by selecting a delay quantity of a replica according to a mode. A delay locked loop includes a delay line(100), a replica(200), a phase detector(300), and a control circuit(400). The delay line(100) generates a delay clock by delaying an external clock in response to a delay control signal. The replica(200) receives the delay clock, and generates a feedback delay clock which is delayed to be the same as a real clock path which is transmitted to a final data output terminal of a semiconductor memory device. The phase detector(300) detects a phase difference between the external clock and the feedback delay clock. The control circuit(400) generates the delay control signal in response to the phase difference detected by the phase detector. The replica(200) selects the delay quantity of the feedback delay clock according to an operation mode of the semiconductor memory device.

Abstract translation: 提供延迟锁定环以通过根据模式选择副本的延迟量来阻止数据有效窗口的缩小。 延迟锁定环包括延迟线（100），复制（200），相位检测器（300）和控制电路（400）。 延迟线（100）响应延迟控制信号延迟外部时钟产生延迟时钟。 复制品（200）接收延迟时钟，并产生被延迟为与半导体存储器件的最终数据输出端子发送的实际时钟路径相同的反馈延迟时钟。 相位检测器（300）检测外部时钟和反馈延迟时钟之间的相位差。 控制电路（400）响应于由相位检测器检测到的相位差产生延迟控制信号。 复制品（200）根据半导体存储器件的操作模式选择反馈延迟时钟的延迟量。

公开(公告)号：KR1020060062793A

公开(公告)日：2006-06-12

申请号：KR1020040101750

申请日：2004-12-06

Applicant: 삼성전자주식회사

Inventor： 국정훈

IPC: G11C5/14

Abstract: 반도체 메모리 소자의 전압 발생 장치가 제공된다. 반도체 메모리 소자의 전압 발생 장치는 부스팅 신호를 수신하여 부스팅 노드의 전압 레벨을 부스팅하여 승압 전압을 제공하는 승압 전압 제공부, 부스팅 노드의 전압 레벨과 소정의 기준 전압 레벨을 비교하여 제어 신호를 제공하는 비교부, 제어 신호에 응답하여 부스팅 신호의 주기 및/또는 펄스 폭(width)을 조절하여 제공하는 승압 전압 제어부를 포함한다.
비교부, 전하 분배, 주기, 펄스 폭

公开(公告)号：KR1020070054927A

公开(公告)日：2007-05-30

申请号：KR1020050113056

申请日：2005-11-24

Applicant: 삼성전자주식회사

Inventor： 양정숙 ,  국정훈

IPC: G11C11/407 ,  G11C11/4076

Abstract: 본 발명은 동기식 반도에 메모리의 내부 클록 공급회로에 관한 것으로, 지연동기루프로부터 생성된 내부 클록을 종단 회로 및 데이터 출력 회로로 공급하는 동기형 반도체 메모리 장치에 있어서, 종단 제어신호와 데이터 출력 제어신호에 응답하여 상기 내부 클록을 종단 회로들과 데이터 출력 회로로 전송하는 클록 드라이버와; 상기 클록 드라이버로부터 상기 내부 클록을 전달하는 단일 클록 경로와; 상기 단일 클록 경로로부터 전달되는 내부 클록을 증폭하여 상기 종단 회로들 및 상기 데이터 출력 회로들로 분배하는 분배회로를 포함한다.
상술한 단일화된 클록 경로를 통하여 칩면적을 줄이고, 소모전력을 감소시킬 수 있다.