公开(公告)号：KR1020100042462A

公开(公告)日：2010-04-26

申请号：KR1020080101617

申请日：2008-10-16

Applicant: 삼성전자주식회사

Inventor： 이중화 ,  이시우

IPC: H01L21/8242 ,  H01L27/108

Abstract: PURPOSE: A semiconductor memory device with a capacitor for a peripheral circuit is provided to improve a valid capacitance property by forming a pumping capacitor of an internal power boosting circuit or a 2-stage cell type power decoupling capacitor using a peripheral circuit capacitor. CONSTITUTION: A first node(130) of a first peripheral circuit capacitor is electrically connected to a plurality of bottom electrodes and connects at least part of a plurality of first capacitors in parallel. A second node(124) of a first peripheral circuit capacitor is electrically connected to a plurality of top electrodes and connects at least part of the plurality of capacitors in parallel. A first node is formed on the peripheral circuit region in the same level as a bit line of a cell array region and is made of the same material as the bit line.

Abstract translation: 目的：提供一种具有用于外围电路的电容器的半导体存储器件，以通过使用外围电路电容器形成内部功率升压电路的泵浦电容器或2级电池型功率去耦电容器来提高有效的电容性能。 构成：第一外围电路电容器的第一节点（130）电连接到多个底部电极并且并联连接多个第一电容器的至少一部分。 第一外围电路电容器的第二节点（124）电连接到多个顶部电极并且并联连接多个电容器的至少一部分。 第一节点形成在与电池阵列区域的位线相同的外围电路区域上，并且由与位线相同的材料制成。

公开(公告)号：KR1020080007891A

公开(公告)日：2008-01-23

申请号：KR1020060067096

申请日：2006-07-18

Applicant: 삼성전자주식회사

Inventor： 유제민 ,  이중화

IPC: G11C29/04

Abstract: A semiconductor memory device for generating a control signal of E-fuse circuit operation and a method for controlling an E-fuse circuit are provided to prevent operation error due to a repetitive MRS(Mode Register Set) input signal by adjusting an input signal of the E-fuse circuit. A semiconductor memory device includes a master signal generation part(310) for generating a master signal and an E-fuse block(320) for generating an E-fuse operation signal by receiving the master signal and an E-fuse cutting signal outputted from the master signal generation part. The master signal generation part includes a pulse generation part(311) and a switch part(312). The pulse generation part controls the E-fuse block by generating the master signal by receiving an MRS(Mode Register Set) signal. The switch part prevents the MRS signal from being inputted to the pulse generation part in response to the master signal.

Abstract translation: 提供用于产生电子熔丝电路操作的控制信号的半导体存储器件和用于控制E熔丝电路的方法，以通过调整输入信号来防止由重复的MRS（模式寄存器组）输入信号引起的操作错误 电熔丝电路。 一种半导体存储器件包括用于产生主信号的主信号产生部分（310）和用于通过接收主信号和从该信号输出的E熔丝切割信号产生E熔丝操作信号的E熔丝块（320） 主信号发生部分。 主信号生成部分包括脉冲产生部分（311）和开关部分（312）。 脉冲发生部通过接收MRS（模式寄存器组）信号来产生主信号来控制E熔丝块。 开关部分防止MRS信号响应于主信号被输入到脉冲发生部分。

公开(公告)号：KR100688554B1

公开(公告)日：2007-03-02

申请号：KR1020050054365

申请日：2005-06-23

Applicant: 삼성전자주식회사

Inventor： 안순홍 ,  이중화

IPC: H01L27/115

CPC classification number: H01L27/0207 ,  H01L27/10894

Abstract: 자기정렬 콘택과 동시에 주변회로 영역에 형성된 하부 도전층을 파워 디커플링 커패시터의 한 쪽 전극에 연결시키는 구성을 채용한 반도체 메모리 소자에 관하여 개시한다. 셀 어레이 영역에 있는 자기정렬 콘택층과 동일 레벨상에서 동일 물질로 주변회로 영역에 형성된 도전층을 이용하여 주변회로 영역에 있는 복수의 커패시터중 선택되는 적어도 일부 커패시터를 그 하부 전극의 하부에서 각각 병렬로 연결시킨다. 상기 도전층을 상부 배선층에 연결시킴으로써 싱글 스테이지 셀 타입 디커플링 커패시터를 구현할 수 있다. 또한, 주변회로 영역에 있는 복수의 디커플링 커패시터가 상기 도전층에 의해 상호 직렬 연결됨으로써 2 스테이지 셀 타입 디커플링 커패시터를 구현할 수 있다.
디커플링 커패시터, 자기정렬 콘택, 싱글 스테이지 셀 타입, 정전용량

公开(公告)号：KR100675281B1

公开(公告)日：2007-01-29

申请号：KR1020050082357

申请日：2005-09-05

Applicant: 삼성전자주식회사

Inventor： 김현기 ,  이중화 ,  김지영

IPC: H01L21/8242 ,  H01L27/108

Abstract: A semiconductor device and its manufacturing method are provided to increase the effective area of a decoupling capacitor by using a channel trench of a cell region and a capacitor trench of a peripheral region. A cell region(CA), a first peripheral region(P1) and a second peripheral region(P2) are defined on a semiconductor substrate(5). At least one channel trench is arranged within the cell region of the substrate. First and second capacitor trenches are arranged within the first and the second peripheral regions, respectively. A gate electrode for filling the channel trench is formed on the substrate of the cell region. A first upper electrode is filled in the first capacitor trench. A second upper electrode is filled in the second capacitor trench. A gate dielectric film is interposed between the channel trench and the gate electrode. A first dielectric film is interposed between the substrate of the first peripheral region and the first upper electrode. A second dielectric film is interposed between the substrate of the second peripheral region and the second upper electrode.

Abstract translation: 提供半导体器件及其制造方法，以通过使用单元区域的沟道沟槽和外围区域的电容器沟槽来增加去耦电容器的有效面积。 单元区域（CA），第一外围区域（P1）和第二外围区域（P2）被限定在半导体衬底（5）上。 至少一个沟道沟槽被布置在衬底的单元区域内。 第一和第二电容器沟槽分别布置在第一和第二外围区域内。 用于填充沟道沟槽的栅电极形成在单元区域的衬底上。 第一上电极填充在第一电容器沟槽中。 第二上部电极填充在第二电容器沟槽中。 在沟道沟槽与栅电极之间插入栅极电介质膜。 第一介电膜介于第一外围区域的衬底和第一上部电极之间。 第二电介质膜插入在第二外围区域的衬底和第二上部电极之间。

公开(公告)号：KR1020060077813A

公开(公告)日：2006-07-05

申请号：KR1020040117782

申请日：2004-12-31

Applicant: 삼성전자주식회사

Inventor： 이찬용 ,  이중화

IPC: G11C8/00 ,  G11C7/00

Abstract: 동작타이밍을 최적화할 수 있는 반도체 메모리 장치의 칼럼제어회로가 개시되어 있다. 반도체 메모리 장치의 칼럼제어회로는 칼럼 제어부, 칼럼 드라이버, 및 칼럼제어버스를 구비한다. 칼럼 제어부는 메모리 셀 어레이의 칼럼라인들을 활성화 또는 비활성화시킨다. 칼럼 드라이버는 칼럼제어신호를 수신하여 전류 구동능력을 향상시킨다. 칼럼제어버스는 칼럼 제어부의 전 영역에 상기 전류구동능력이 향상된 칼럼제어신호를 제공하기 위한 제 1 버스, 및 칼럼 드라이버로부터 상기 전류구동능력이 향상된 칼럼제어신호를 수신하여 제 1 버스의 중앙부에 제공하기 위한 제 2 버스를 갖는다. 따라서, 칼럼제어회로를 사용한 반도체 메모리 장치는 길이가 다른 경로를 통과하는 신호들 간의 스큐에 기인한 동작타이밍을 최적화할 수 있다.

公开(公告)号：KR1020050035393A

公开(公告)日：2005-04-18

申请号：KR1020030071050

申请日：2003-10-13

Applicant: 삼성전자주식회사

Inventor： 변상만 ,  이중화 ,  김대환

IPC: G11C5/14

CPC classification number: G11C5/147

Abstract: 본 발명은 반도체 장치의 고전압 제어 회로에 관한 것으로서, 보다 상세하게는 반도체 장치의 공정, 전원 전압 및 온도(Process Voltage Temperature; PVT) 변동에 대한 변동량을 감소시킬 수 있는 반도체 장치의 고전압 제어 회로에 관한 것이다. 본 발명의 일실시예에 따른 반도체 장치의 고전압 제어 회로는 제 1 전원 전압과 접지 전압 사이에 연결되어 제 1 노드의 전압과 제 2 노드의 전압을 비교하여 상기 제 2 노드의 전압이 상기 제 1 노드의 전압보다 낮은 경우에는 출력 노드의 전압을 높이고, 상기 제 2 노드의 전압이 상기 제 1 노드의 전압보다 높은 경우에는 상기 출력 노드의 전압을 낮추는 차동 증폭부; 제 2 전원 전압을 분배하여 상기 제 1 노드의 전압을 공급하는 제 1 전압 분배부; 및 고전압을 분배하여 상기 제 2 노드의 전압을 공급하는 제 2 전압 분배부를 포함한다.

公开(公告)号：KR1020050013882A

公开(公告)日：2005-02-05

申请号：KR1020030052468

申请日：2003-07-29

Applicant: 삼성전자주식회사

Inventor： 이찬용 ,  이중화

IPC: G11C7/06

CPC classification number: G11C7/08 ,  G11C7/12

Abstract: PURPOSE: A current sense amplifier is provided to control the sensing gain by adjusting load resistance using mode register set(MRS) signal. CONSTITUTION: A current sense amplifier(300) comprises sensing transistors(MP1, MP2) for receiving the current(I1, I2) via a data input/output line pair(DIO, DIOB); the first load resistance part consisting of three diode transistors(MN4, MN5, MN6) of which a gate area and a drain area is identical, and only a source area is separated; the second load resistance part consisting of three diode transistors(MN7, MN8, MN9) of which a gate area and a drain area is identical, and only a source area is separated; the first switching transistors(MN10, MN11) for connecting the transistors(MN5, MN8) to the ground; the second switching transistors(MN12, MN13) for connecting the transistors(MN6, MN9) to the ground. Wherein, an enable signal(EN) is applied to gates of the switching transistors(MN3, MN10, MN12), the first mode register set(MRS) signal(MRS1) is applied to gate of the switching transistor(MN11), and the second mode register set(MRS) signal(MRS2) is applied to gate of the switching transistor(MN13).

Abstract translation: 目的：提供电流检测放大器以通过使用模式寄存器组（MRS）信号调整负载电阻来控制感测增益。 构成：电流检测放大器（300）包括用于经由数据输入/输出线对（DIO，DIOB）接收电流（I1，I2）的感测晶体管（MP1，MP2）; 第一负载电阻部分由三个二极管晶体管（MN4，MN5，MN6）组成，其栅极区域和漏极区域相同，并且只有源极区域被分离; 第二负载电阻部分由栅极区域和漏极区域相同的三个二极管晶体管（MN7，MN8，MN9）组成，并且仅分离源极区域; 用于将晶体管（MN5，MN8）连接到地的第一开关晶体管（MN10，MN11） 用于将晶体管（MN6，MN9）连接到地的第二开关晶体管（MN12，MN13）。 其中，使能信号（EN）施加到开关晶体管（MN3，MN10，MN12）的栅极，第一模式寄存器组（MRS）信号（MRS1）被施加到开关晶体管（MN11）的栅极，并且 第二模式寄存器组（MRS）信号（MRS2）被施加到开关晶体管（MN13）的栅极。

公开(公告)号：KR100322541B1

公开(公告)日：2002-03-18

申请号：KR1019990028400

申请日：1999-07-14

Applicant: 삼성전자주식회사

Inventor： 배용철 ,  이중화

IPC: G11C7/00

CPC classification number: G11C7/1048

Abstract: 레이아웃효율을최적화하는입출력라인쌍등화회로 4및이를구비한메모리장치에관해기재하고있다. 상기등화회로는, 제1 또는제2 블록선택신호에의해이웃한제1 및제2 메모리블록중 어느하나가선택되는메모리장치의등화회로이다. 상기등화회로는그리고, 제 1 등화신호에응답하여입력되는프리차지신호를등화제어신호로써발생하고, 제 2 등화신호에응답하여상기입력되는프리차지신호를상기등화제어신호로써발생하는등화제어회로및 입출력라인쌍사이에마련되고, 상기등화제어신호에응답하여인에이블되어, 상기입출력라인쌍을동일전압레벨로유지하는등화부를구비한다. 여기서, 상기제 1 및제 2 등화신호는상기제 1 또는제2 블록선택신호에응답하여선택적으로활성한다.따라서, 등화회로를구성하는소자들이모두외부전원전압레벨로동작하므로, 주변회로부내에내부전원전압공급라인이별도로마련될필요가없다.

公开(公告)号：KR1020010096133A

公开(公告)日：2001-11-07

申请号：KR1020000020078

申请日：2000-04-17

Applicant: 삼성전자주식회사

Inventor： 이중화

IPC: G11C11/4063

CPC classification number: G11C5/025

Abstract: PURPOSE: A semiconductor memory device having a non-equally divided memory block is provided to accelerate the whole word line activation time by minimizing the difference of word line activation time between the nearest memory block and the farthest memory block. CONSTITUTION: A 64M cell array(10) includes 16 non-equally divided memory blocks(BLK0-BLK15) and 17 sub word line drivers(SWD0-SWD16). As the memory blocks becomes more distant from a row decoder(RD), the number of cell transistors connected to a sub word line(SWL) is reduced. That is, the memory blocks(BLK0-BLK2) have 244 cell transistors per sub word line, and the memory blocks(BLK3-BLK5) have 240 cell transistors per sub word line, and the memory blocks(BLK6-BLK9) have 256 cell transistors per sub word line, and the memory blocks(BLK10-BLK12) have 272 cell transistors per sub word line. And the memory block(BLK13-BLK15) have 288 cell transistors per sub word line. The memory blocks are divided into five parts largely, and each part has 16 cell transistor difference per sub word line. Thus, the farthest cell transistor from the row decoder is activated latest but the activation time difference can be reduced.

Abstract translation: 目的：提供具有非等分存储块的半导体存储器件，以通过最小化最近的存储块和最远存储块之间的字线激活时间的差异来加速整个字线激活时间。 构成：64M单元阵列（10）包括16个非等分存储块（BLK0-BLK15）和17个子字线驱动器（SWD0-SWD16）。 随着存储器块与行解码器（RD）的距离变得更远，连接到子字线（SWL）的单元晶体管的数量减少。 也就是说，存储块（BLK0-BLK2）每个子字线具有244个单元晶体管，并且存储块（BLK3-BLK5）每个子字线具有240个单元晶体管，并且存储块（BLK6-BLK9）具有256个单元 每个子字线的晶体管，并且存储器块（BLK10-BLK12）每个子字线具有272个单元晶体管。 并且存储块（BLK13-BLK15）每个子字线具有288个单元晶体管。 存储块主要分为五个部分，每个部分每个子字线具有16个单元晶体管差。 因此，来自行解码器的最远单元晶体管被最新激活，但是可以减少激活时间差。

公开(公告)号：KR1019970071814A

公开(公告)日：1997-11-07

申请号：KR1019960012496

申请日：1996-04-24

Applicant: 삼성전자주식회사

Inventor： 이중화

IPC: G11C11/407

Abstract: 본 발명은 반도체 메모리 장치의 전압레벨 쉬프트 회로에 관한 것으로서, 제1전압레벨의 입력에 응답하는 인버터와 엔모스 트랜지스터 및 상기 인버터의 출력에 연결된 또 다른 엔모스 트랜지스터를 구비하고, 상기 각각의 엔모스 트랜지스터의 소스단을 접지에 연결하고, 상기 엔모스 트랜지스터의 드레인단과 제2전압레벨에 의해 공급받는 피모스 트랜지스터의 드레인단을 연결하며, 상기 피모스 트랜지스터의 게이트단에 상보적으로 상기 피모스 트랜지스터의 드레인단을 연결한 전압레벨 쉬프트회로에 있어서, 상기 인버터의 출력에 의해 게이팅 되는 엔모스 트랜지스터와, 상기 입력에 응답하는 엔모스 트랜지스터의 드레인단에 의해 게이팅되는 제2전압레벨의 공급을 받는 피모스 트랜지스터를 포함한다.
따라서, 상술한 바와 같이 본 발명의 결과, 피드백 루프를 형성하는 피모스 트랜지스터의 크기를 종래 기술과 대비하여 더 작게 유지할 수 있어서 누설전류를 감소시키며, 로딩감소로 인해 누설구간을 단축시킴으로써 추가의 이득을 얻게 된다. 또한, 동작의 속도측면에서도 종래의 회로 수단의 입출력응답단계가 3단계인데 반해 본 발명의 회로에서는 2단계만에 출력을 생성함으로써 종래기술과 대비하여 속도향상의 효과를 갖는다.