Abstract:
A switching regulator is provided. The switching regulator includes a switch which is connected to a switching node and controls an inductor current which flows through the switching node, and a switch controller which senses the voltage change of the switching node after the switch is turned off and controls the turn-off point of the switch. The switch controller includes a comparator which compares a first voltage applied to a first input terminal which is connected to the switching node with a second voltage applied to a second input terminal which is connected to the first terminal of the switch and outputs a comparison signal, and a control logic which receives the comparison signal of the comparator and controls the offset of the comparator in order to control the turn-off point of the switch.
Abstract:
PURPOSE: An electric power converter and an electric power converting method are provided to offer conversion efficiency by executing pulse frequency modulation in response to the output signal of a zero current detection circuit. CONSTITUTION: An electric power converting part(1200) generates direct current output voltage based on a pull-up driving signal, a pull-down driving signal, and direct current input voltage. A pull-up transistor comprises an input terminal in which the direct current input voltage is applied and an output terminal which is connected to a first node. A pull down transistor acts in response to the pull-down driving signal. A switch driving part(1100) generates a first detection voltage signal based on the direct current output voltage. The switch driving part generates a zero current detection signal by controlling the offset voltage of a zero current detection circuit(1120).
Abstract:
A DC offset compensation circuit for canceling DC offset in real time and a receive system having the same are provided to reduce power consumption of a semiconductor by supplying an optimized receiving unit to the system environment. A DC offset compensation circuit is composed of a DC offset sensor(20-x), a comparator, and an up/down counter. The DC offset sensor produces a sensing voltage based on the voltage difference of received input signal and a first reference voltage. The comparator compares the sensing voltage and a plurality of reference voltages and generates a plurality of comparison signals, and the up/down counter performs up-countering in response to one of different signals and performs down-countering in response to the other signal.
Abstract:
제한전류를 정확하게 제어할 수 있는 과전류 보호회로를 구비한 전원 레귤레이터가 개시된다. 전원 레귤레이터는 패스 트랜지스터, 피드백 회로, 에러앰프, 및 보호회로를 구비한다. 패스 트랜지스터는 안정화되지 않은 제 1 전원전압을 수신하고 제어신호에 응답하여 변화하는 출력전압을 레귤레이터 출력단자에서 발생시킨다. 피드백 회로는 패스 트랜지스터에 흐르는 전류를 감지하고 피드백 신호를 발생시킨다. 에러앰프는 기준신호와 상기 피드백 신호를 비교하고 이 두 신호의 차이에 응답하여 변화하는 제어신호를 발생시킨다. 보호회로는 패스 트랜지스터에 흐르는 전류를 소정의 비율로 스케일 다운하고 이 스케일 다운된 전류가 소정의 값 이상이 될 때 제어신호의 전압을 변화시킨다. 전원 레귤레이터는 제한전류를 정확하게 제어할 수 있다. 또한, 전원 레귤레이터는 과전류 보호용 센싱 저항을 너무 작지 않게 설계할 수 있고, 반도체 집적회로로 구현시 칩 면적을 적게 차지한다.
Abstract:
PURPOSE: A phase lock detection circuit of a phase locked loop circuit is provided to determine holding time of the phase difference between input signals input to a phase detector within a permitted range of PLL CONSTITUTION: The phase lock detection circuit of a phase locked loop circuit comprises: a capacitor; a charge-discharge circuit(220) for charging the capacitor according to a control signal when the input and output signals are phase-locked or supplying a discharge path when the input and output signals exceeds a phase-locked permitted range; an inverter for outputting the control signal to discharge the charge of the capacitor according to voltage levels of both end of the capacitor; a transistor for supplying the discharge path of the capacitor according to the control signal; a counter(230) for generating a lock signal by counting the number of charge and discharge of the capacitor when the input and output signals are phase-locked; and a control circuit(240) for forming the discharge path within the charge-discharge circuit when the input and output signals exceeds the phase-locked permitted range and resetting the counter when the voltage level of both ends of capacitor is less than a threshold voltage of the inverter.
Abstract:
본 발명은 음성 강조 회로에 관한 것으로, 위상 전이기(20)를 사용하여 합성된 신호의 위상을 전이시키고, 이 신호에 위상이 전이되지 않은 합성 신호를 연산기(30)에서 연산하여 음성이 강조된 합성 신호를 얻고, 이의 이득을 이득조정단(40)에서 조정하여 합성되지 않은 원래의 신호(Lin, Rin)와 연산기(50,60)로 연산함으로써 듣는 사람이 음성을 잘 들을 수 있게 한, 보다 간단한 회로 구성으로 구현하고 외부 핀 수를 줄인 음성 강조 회로에 관한 것이다.
Abstract:
본 발명은 뮤트 제어회로에 관한 것으로, 보다 상세하게는 각 출력을 뮤트시킴에 있어서 보다 간단한 회로로써 스위칭 노이즈를 효과적으로 제거할 수 있도록 한 뮤트제어회로에 관한 것이다. 본 발명의 뮤트제어회로는 각 뮤트 온/오프 동작신호를 받아 제어 펄스를 생성하는 펄스발생부(50)와, 상기 펄스발생부(50)의 제어펄스를 받아 충방전신호(PP,PN) 및 스위칭제어신호(CS,PO,QN,OP)를 발생하는 충방전신호발생부(100)와, 상기 충방전신호를 받아 전압/전류변환을 수행하여 전류신호를 출력하는 전압/ 전류변환부(200)와, 상기 전류변환된 신호를 받아 스위칭신호에 따라서 상기 출력단의 전류제어증폭부(400 1 ,400 2 ,...,400 n )의 뮤트동작을 스위칭 제어하는 제어부(300 1 ,300 2 ,...,300 n ), 및 상기 뮤트동작신호를 받아 상기 충방전신호발생부(100)의 스위칭 제어신호에 의해 스위칭신호(SW 1 ,SW 2 ,....,SW n )를 발생하여 상기 제어부(300 1 ,300 2 ,...,300 n )에 공급하는 스위칭신호발생부(150)를 포함하여 구성된다.