公开(公告)号：KR1019970008592A

公开(公告)日：1997-02-24

申请号：KR1019950019790

申请日：1995-07-06

Applicant: 삼성전자주식회사

Inventor： 김금룡 ,  이상보

IPC: H01L23/50

Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
접착 센터 패드와 불량분석 에지 패드를 구비한 반도체 메모리 장치
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 종래 기술의 불량분석 에지 패드를 칩 외부의 스크라이브 라인 영역에 배치하고 패키지 도선 접착 센터 패드를칩 중앙에 배치하여 칩 사이즈를 줄이고 각각의 패드들은 독립적으로 사용할 수 있는 패드 배치 구조를 제공한다.
3. 발명의 해결방법의 요지
본 발명은 적어도 두 개이상의 메모리 쎌 어레이 블럭을 포함하는 칩으로 구성하는 반도체 메모리 장치에 있어서, 상기메모리 쎌 어레이 블럭들 사이의 중앙에 배열하여 상기 칩 내부의 데이타를 상기 칩 외부로 전송하고 상기 칩과 리드프레임을 연결하기 위한 다수개의 접착 센터 패드와, 상기 칩의 가장자리에 배열하여 상기 칩의 동작상태를 테스트하기 위한다수개의 불량분석 에지 패드와, 상기 칩들 사이에는 칩마다의 서로 대응하는 상기 불량분석 에지 패드들을 나란히 배열하는 스크라이브 라인 영역을 포함한다.
4. 발명의 중요한 용도
패드를 구비하는 반도체 메모리 장치에 적합하게 사용된다.

公开(公告)号：KR1020010026103A

公开(公告)日：2001-04-06

申请号：KR1019990037280

申请日：1999-09-03

Applicant: 삼성전자주식회사

Inventor： 김금룡

IPC: G11C11/407

CPC classification number: G11C7/18

Abstract: PURPOSE: A multi-bank memory device and a method for allocating input/output lines are provided to improve chip efficiency and speed-margin, and to acquire easy layout and bank addressing. CONSTITUTION: The device includes memory banks(10a,10b), a sense amplifier block(IOSA), column decoder blocks(CD1,CD2), pairs(LIO) of local-area input/output lines and pairs(GIO) of wide-area input/output lines. The memory banks(10a,10b) are allocated to a row direction. The sense amplifier block(IOSA) are allocated among the memory banks(10a,10b) to a column direction. The column decoder blocks(CD1,CD2) are allocated among the memory banks(10a,10b). The pairs(LIO) of local-area input/output lines from the memory banks(10a,10b) are extended to the column direction. The pairs(GIO) of wide-area input/output lines from the memory banks(10a,10b) are extended to the row direction, and are inter-twisted together on each column decoder block(CD1,CD2).

Abstract translation: 目的：提供多库存储器件和分配输入/输出线路的方法，以提高芯片效率和速度裕度，并获取易于布局和银行寻址。 构成：该装置包括存储器组（10a，10b），读出放大器块（IOSA），列解码器块（CD1，CD2），局部区域输入/输出线对（LIO）和宽 - 区域输入/输出线。 存储体（10a，10b）被分配给行方向。 读出放大器块（IOSA）在存储体（10a，10b）之间分配到列方向。 列解码器块（CD1，CD2）被分配在存储体（10a，10b）之间。 来自存储体（10a，10b）的局部区域输入/输出线的对（LIO）被延伸到列方向。 来自存储体（10a，10b）的广域输入/输出线的对（GIO）被延伸到行方向，并且在每个列解码器块（CD1，CD2）上相互扭曲在一起。

公开(公告)号：KR100207551B1

公开(公告)日：1999-07-15

申请号：KR1019960028615

申请日：1996-07-15

Applicant: 삼성전자주식회사

Inventor： 이규찬 ,  김금룡

IPC: H01L27/10

Abstract: 본 발명은 더미 패턴을 갖는 반도체 메모리 장치에 관해 개시한다. 본 발명은 메모리 셀 어레이들에 형성된 비트라인들을 감지하기 위한 다수개의 센스 증폭기들로 구성된 다수개의 센스 증폭기 블록들을 갖는 반도체 메모리 장치에 있어서, 상기 센스 증폭기 블록들 내의 모든 센스 증폭기들의 균일한 패턴을 형성하기 위하여 각 센스 증폭기 블록들의 양쪽 가장자리에 형성된 가장자리 센스증폭기들의 측부에 위치한 게이트전극들과 대칭되며, 상기 센스 증폭기들 사이에 형성되는 연결부에서 상기 가장자리 센스 증폭기들의 측면에 형성되는 더미 게이트전극들; 및 상기 연결부에서 상기 비트라인들과 대칭되도록 상기 더미 게이트전극들의 각각의 측부에 형성되는 더미 비트라인들을 구비함으로써 센스 증폭기들의 오동작이 방지되어 반도체 장치의 신뢰성이 향상된다. 특히 1기가비트급 이상의 반도체 메모리 장치의 제조시 본 발명의 효과는 더욱 크게 나타난다.

公开(公告)号：KR1019990038111A

公开(公告)日：1999-06-05

申请号：KR1019970057746

申请日：1997-11-03

Applicant: 삼성전자주식회사

Inventor： 이규찬 ,  김금룡

IPC: G11C11/34

Abstract: 복수의 메모리 뱅크들을 구비하는 반도체 메모리 장치에 있어서, 복수의 입출력 라인들, 복수의 제 1 내지 제 2 데이터 라인들, 글로발 칼럼 선택 라인, 각각, 복수의 메모리 뱅크들 중에서 해당되는 메모리 뱅크 내부에 위치하며, 글로발 칼럼 선택 라인에 의해서 구동되는 복수의 로칼 칼럼 선택 라인들, 복수의 제 1 내지 제 2 데이터 라인들 중에서 해당되는 제 1 내지 제 2 데이터 라인에 의해 제어되어 복수의 메모리 뱅크들 중에서 해당되는 메모리 뱅크에 대하여 글로발 칼럼 선택 라인을 인에이블 하여 복수의 로칼 칼럼 선택 라인들 중에서 해당되는 로칼 칼럼 선택 라인을 구동하는 칼럼 선택 라인 구동 회로, 및 복수의 로칼 칼럼 선택 라인들 중에서 해당되는 로칼 칼럼 선택 라인에 의해서 인에이블 되어 복수의 비트 라인들 중에서 해당되는 비트 � ��인의 데이터를 복수의 입출력 라인들 중에서 해당되는 입출력 라인들로 스위칭하는 복수의 스위칭 수단들을 구비하는 반도체 메모리 장치가 개시되어 있다. 본 발명에 의하면, 계층적 칼럼 선택 라인 회로가 별도의 칼럼 선택 라인용 접지 전원 단자를 필요로 하지 않으므로, 센싱 동작시의 노이즈 문제를 유발하지 않고 또한 센싱 블록의 레이아웃 크기를 줄일 수 있는 효과를 가진다.

公开(公告)号：KR100130040B1

公开(公告)日：1998-10-01

申请号：KR1019930023697

申请日：1993-11-09

Applicant: 삼성전자주식회사

Inventor： 김금룡

IPC: G11C11/407

CPC classification number: G11C5/145 ,  G05F3/24

Abstract: 본 발명은 반도체메모리장치에서 특히 전원전압 VCC를 소망의 레벨로 승압시킨 승압전압 VPP로 출력하는 전압승압회로에 관한 것으로, 본 발명에 의한 전압승압회로는, 제1발진회로에 의해 구동되는 VPP메인펌프와 이 VPP메인펌프의 출력에 대응하여 승압전압 VPP를 전송출력하는 전송수단과 이 전송수단이 형성되는 기판웰상에 소정의 바이어스를 제2발진회로의 구동에 대응하여 공급하는 웰바이어스공급회로를 구비하여 이루어지는 구성을 개시하고 있다. 이와 같이 본 발명에 의한 전압승압회로는. 승압전압 VPP를 전송 및 출력하는 전송트랜지스터를 피모오스(PMOS)트랜지스터로 실현하고 또한 이로부터 안정적인 회로동작을 위해서 웰바이어스를 공급하는 전압승압회로를 실현함에 의해, 전송트랜지스터에 의한 전압강하 현상의 발생없이 높은 승압전압 VPP를 출력하는 전압승압회로를 얻을 수 있다. 또한 특히 저전원전압하에서 신뢰성을 향상시키는 효과도 있다.

公开(公告)号：KR1019980012438A

公开(公告)日：1998-04-30

申请号：KR1019960028615

申请日：1996-07-15

Applicant: 삼성전자주식회사

Inventor： 이규찬 ,  김금룡

IPC: H01L27/10

公开(公告)号：KR1019930017040A

公开(公告)日：1993-08-30

申请号：KR1019920000760

申请日：1992-01-20

Applicant: 삼성전자주식회사

Inventor： 김금룡 ,  석용식 ,  전동수

IPC: G11C29/00

Abstract: 본 발명은 반도체 메모리 장치에서 특히 다이나믹 램(dynamic RAM)의 로우 리던던시회로에 관한 것으로, 종래의 회로는 소정의 메모리 쎌의 결함시에 한 블럭의 메모리 쎌에 노멀 워드라인과 리던던시 워드라인이 같이 있게 되고 노멀 워드라인에 연결된 메모리 쎌이 결함시에 상기 노멀 워드 라인을 디세이블시키고 리던던시 워드라인을 선택하여야 함에 따라 노멀 워드라인에 연결된 메모리 쎌이 결함이 발생되지 않을 시에도, 상기 리던던시 워드라인의 사용여부를 판단해야 됨에 따른 지연시간의 필요하게 되고 이는 반도체 메모리 장치의 고집적화가 증대될 수도록 점점 부각되는 문제로 되는 바, 본 발명에서는 노멀 메모리 쎌과 리던던트 메모리 쎌로 이루어진 블럭을 각각 쌍(pair)으로 배치하고 쌍으로 된 상기 블럭을 선택하는 구조를 구성하여, 소 의 제1메모리 쎌 어레이의 불량쎌을 상기 제1메모리 쎌 어레이에 이웃한 소정의 제2메모리 쎌 어레이의 불량쎌을 상기 제1메모리 쎌 어레이에 이웃한 소정의 제2메모리 쎌 어레이의 리던던트 쎌 어레이에 대치하므로서, 데이타의 고속 액세스동작이 이루어지고, 기존의 제품에 적용시에 칩 면적의 증가없이 액세스속도가 2-3ns가 단축되는 잇점이 있다.

公开(公告)号：KR1020010094124A

公开(公告)日：2001-10-31

申请号：KR1020000017587

申请日：2000-04-04

Applicant: 삼성전자주식회사

Inventor： 김금룡

IPC: G11C7/00

Abstract: PURPOSE: A semiconductor memory device is provided, which can remove a package size restriction by preventing increase of a layout area toward a word line in case that a memory capacity increases. CONSTITUTION: According to the semiconductor memory device, each of memory cell array blocks(10-1,10-2,10-3,10-4) comprises partial blocks((BA11,BA12,BA13,BA14,BA15,BA16),(BA21,BA22,BA23,BA24,BA25,BA26),(BA31,BA 32,BA33,BA34,BA35,BA36),(BA41,BA42,BA43,BA44,BA45,BA46)) and sub word line drivers((S11,S12,S13,S14,S15,S16,S17),(S21,S22,S23,S24,S25,S26,S27),(S31,S32,S33,S34,S35,S3 6,S37),(S41,S42,S43,S44,S45,S46,S47)). Sense amplifiers(A), data input/output gates(B), main sense amplifier driving circuits(C), sub sense amplifier driving circuits(C) and local and global data input/output gates(D) are arranged between the memory cell array blocks. And global data input/output lines(GI00,GI01,GI02,GI03) are arranged on four partial blocks located on the same position among six partial blocks of each memory cell array block. The main sense amplifier driving circuit is arranged in a block where a sense amplifier(A) is located, and the sub sense amplifier driving circuit is arranged between sub word line drivers located up and down in turn. And the local and global data input/output gate are arranged in turn between partial blocks located up and down.

Abstract translation: 目的：提供一种半导体存储器件，其可以通过在存储器容量增加的情况下防止在朝向字线的情况下增加布局面积来消除封装尺寸限制。 构成：根据半导体存储器件，每个存储单元阵列块（10-1,10-2,10-3,10-4）包括部分块（（BA11，BA12，BA13，BA14，BA15，BA16） （BA21，BA22，BA23，BA24，BA25，BA26），（BA31，BA32，BA33，BA34，BA35，BA36），（BA41，BA42，BA43，BA44，BA45，BA46） S11，S12，S13，S14，S15，S16，S17），（S21，S22，S23，S24，S25，S26，S27），（S31，S32，S33，S34，S35，S3 6，S37），（S41 ，S42，S43，S44，S45，S46，S47））。 读出放大器（A），数据输入/输出门（B），主读出放大器驱动电路（C），子读出放大器驱动电路（C）和本地和全局数据输入/输出门（D） 数组块。 并且，将全局数据输入/输出线（GI00，GI01，GI02，GI03）布置在位于每个存储单元阵列块的六个部分块中的相同位置上的四个部分块上。 主感测放大器驱动电路被布置在读出放大器（A）所在的块中，并且子读出放大器驱动电路被布置在依次上下位置的子字线驱动器之间。 并且本地和全局数据输入/输出门依次布置在上下的部分块之间。

公开(公告)号：KR100297725B1

公开(公告)日：2001-10-29

申请号：KR1019990014624

申请日：1999-04-23

Applicant: 삼성전자주식회사

Inventor： 김금룡

IPC: G11C11/407

CPC classification number: H01L27/10897 ,  G11C8/08 ,  G11C11/4085

Abstract: 반도체메모리장치의로우디코더드라이버에관한것이다. 상기로우디코더드라이버는메모리셀 피치의폭을가지는제1소오스영역; 상기메모리셀 피치의폭을가지며, 상기제1소오스영역과인접하여형성되는제1드레인영역; 상기제1소오스영역및 상기제1드레인영역사이에형성되며, 워드라인방향으로직각으로배치된제1게이트영역; 상기제1소오스영역에형성되는제1소오스접점; 및상기제1드레인영역에서상기제1소오스접점과상호마주보게배치되는제1드레인접점을가지는제1모오스트랜지스터를포함하는것을특징으로한다. 본발명에따른로우디코더드라이버는소오스접점과드레인접점이서로마주보게됨으로써모오스드라이버의효율이충분히발휘되어 tRCD, tRCP 특성이개선되고, 로우디코더드라이버의스탠바이전류를감소시키는효과가있다.

公开(公告)号：KR100310992B1

公开(公告)日：2001-10-18

申请号：KR1019990037280

申请日：1999-09-03

Applicant: 삼성전자주식회사

Inventor： 김금룡

IPC: G11C11/407

CPC classification number: G11C7/18

Abstract: 본발명은멀티뱅크메모리장치및 입출력라인배치방법에관한것으로서, 특히본 발명의장치는로우방향으로배열된복수의메모리뱅크들, 복수의메모리뱅크들의인접쌍들의사이에배치되고, 컬럼방향으로배열된복수의입출력센스증폭기들을포함하는입출력센스증폭기블록, 각인접쌍을이루는메모리뱅크들사이에배치된복수의컬럼디코더블록들, 각메모리뱅크상에서컬럼방향으로확장된복수의지역입출력라인쌍들, 각컬럼디코더블록상에서는서로꼬이고, 상기각 인접쌍의메모리뱅크들중 하나의메모리뱅크상에서는하나의로우방향으로확장되고, 다른하나의메모리뱅크상에서는인접하는다른하나의로우방향으로확장된복수의광역입출력라인쌍들을포함한다. 따라서, 본발명에서는입출력센스증폭기블록으로복수의메모리뱅크들을분할함으로써칩 능률을개선하고, 입출력라인전달트랜지스터들과센스증폭기구동트랜지스터들의배치영역을교호로배치함으로써레이아웃을용이하게하고, 광역입출력라인쌍들을꼬아서뱅크의어드레싱을용이하게하고, 기입인터럽트독출모드에서광역입출력라인쌍의등화동작을개선함으로써고속동작마진을개선할수 있다.