Abstract:
PURPOSE: A test device and test system including the same are provided to precisely determine the defect of passive devices by using impedance change according to a level size of power applied to the passive devices. CONSTITUTION: A test apparatus(10) includes a signal sensing unit(100) and a signal processing unit(300). The signal sensing unit senses a signal generated from a target device and generates a test output signal. The target device includes a plurality of passive devices each other connected in parallel. The signal processing unit measures the impedance of the target device based on device characteristic information of the plurality of passive devices. The signal processing unit determines the poor openness of the passive devices.
Abstract:
A semiconductor chip, semiconductor package is provided to reduce wire sweeping generation by reducing an angle with the length of the bonding wire. A semiconductor chip(100) comprises an integrated circuit(115), a semiconductor substrate(105) and one or more conductive pads(120) which is posted at the semiconductor top of the substrate to be electrically connected to the integrated circuit. A plurality of universal wiring lines(125) which is spaced apart with more than one conductive pads and is electrically insulated with the integrated circuit unit. The interlayer dielectric layer(110) of the semiconductor of the substrate covers the integrated circuit unit. More than one conductive pads and plurality of universal wiring lines are arranged on the interlayer dielectric layer. The passivation layer(130) is formed on the interlayer dielectric layer.
Abstract:
The semiconductor package is provided to reduce the mount area of the semiconductor package, lower the mounting height(thickness) and to secure the reliability of product. The first package(PK1), and the second package(PK2) and the third package(PK3) are supported on the board(100). One or more first semiconductor chips(120a) is mounted in the first package. One or more second semiconductor chips(120b) is mounted in the second package. One or more third semiconductor chips is mounted in the third package. In the cross-sectional area of the direction which is parallel with the board, the third package is greater than the first package. The second package is supported on the first package and the second package.
Abstract:
본 발명은 전자 모듈의 소형화를 도모할 수 있는 반도체 칩 패키지 실장 구조에 관한 것이다. 반도체 칩 패키지가 모듈 기판에 직접 부착되는 종래의 반도체 칩 패키지 실장 구조는 모듈 기판 상에 패키지 크기만큼의 실장 면적을 필요로 하기 때문에 전자 모듈의 소형화 및 다기능화에 대응하는 데에 한계가 있다. 이를 개선하기 위하여 본 발명은 유연성 회로 기판의 일 측에 반도체 칩 패키지 실장되고 타 측이 모듈 기판과 범프 접합되어 유연성 회로 기판과 모듈 기판이 상호 전기적으로 연결되고, 반도체 칩 패키지가 임의의 위치에 배치된 반도체 칩 패키지 실장 구조를 제공한다. 이에 따르면, 유연성 회로 기판을 매개로 반도체 칩 패키지를 실장함으로써 모듈 기판에 반도체 칩과의 전기적 연결에 실질적으로 필요한 최소한의 실장 면적만이 요구되고, 반도체 칩 패키지를 임의의 위치에 배치할 수 있다. 따라서 모듈 기판의 크기를 축소할 수 있어 전자기기의 소형화 및 다기능화에 대한 대응이 종래에 비하여 용이하다. 또한 반도체 칩 패키지를 직접 실장하는 종래에 비하여 접합 부분에서의 열 및 외부 충격에 대한 신뢰성이 향상된다. 반도체 칩 패키지, 전자 모듈, 모듈 기판, 보드, 플립 칩 본딩, 유연성 회로 기판