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公开(公告)号：KR100845746B1
公开(公告)日：2008-07-11
申请号：KR1020060073067
申请日：2006-08-02
Applicant: 삼성전자주식회사
IPC: H03M1/66
CPC classification number: H03M1/682 , G09G3/3688 , G09G3/3696 , G09G2310/027 , H03M1/765
Abstract: 여기에 개시된 디지털 아날로그 변환기는 디지털 데이터를 아날로그 전압으로 변환하는 디지털 아날로그 변환기에 있어서: 상기 디지털 데이터는 상위 비트 데이터, 컨트롤 비트 데이터 그리고 하위 비트 데이터로 구성되며; 상기 상위 비트 데이터와 상기 컨트롤 비트 데이터를 입력받는 컨트롤 로직과; 제 1 및 제 2 기준 전압들을 분배하여 복수의 제 1 분배 전압들을 출력하는 제 1 저항 회로와; 상기 컨트롤 로직에 의해서 제어되며, 상기 상위 비트 데이터에 대응하는 상기 제 1 분배 전압들 중 하나를 선택하는 제 1 디코더와; 상기 제 3 기준 전압과 제 4 기준 전압을 분배하여 복수의 제 2 분배 전압들을 출력하는 제 2 저항 회로와; 상기 하위 비트 데이터에 응답하여 상기 제 2 분배 전압들 중 하나를 선택하는 제 2 디코더와; 상기 컨트롤 비트 데이터에 따라 상기 제 2 및 제 3 기준 전압들 중 어느 하나를 선택하는 선택 회로와; 그리고 상기 제 1 디코더의 출력 전압, 상기 제 2 디코더의 출력 전압, 그리고 상기 선택 회로의 출력 전압에 응답하여 상기 아날로그 전압을 출력하는 샘플앤홀드회로를 포함하며, 상기 컨트롤 로직은, 상기 컨트롤 비트 데이터에 따라, 상기 제 1 디코더의 출력 전압이 선택적으로 소정 전압만큼 증가되도록 상기 제 1 디코더를 제어한다.
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公开(公告)号：KR1020170014557A
公开(公告)日：2017-02-08
申请号：KR1020150108147
申请日：2015-07-30
Applicant: 삼성전자주식회사
CPC classification number: H03F3/45273 , G09G3/2092 , G09G2310/0248 , G09G2310/0254 , G09G2310/0291 , G09G2310/08 , G09G2330/021 , H03F3/3022 , H03F3/45219 , H03F3/45475 , H03F2203/45112 , H03F2203/45726
Abstract: 출력버퍼를포함하는소스드라이버, 디스플레이구동회로및 소스드라이버의동작방법이개시된다. 본발명의실시예들에따른소스드라이버는, 다수의데이터라인들에대응하여다수의버퍼들을포함하고, 각각의버퍼는입력신호를증폭하는증폭부와상기데이터라인으로구동신호를출력하는출력구동부를포함하는버퍼부및 차지쉐어링동작시, 상기다수의데이터라인들을전기적으로연결하는하나이상의차지쉐어링스위치들을포함하는스위치부를구비하고, 상기증폭부는기준전류패스와출력전류패스를갖는제1 전류미러를포함하고, 상기차지쉐어링동작시상기기준전류패스의제1 노드와상기출력전류패스의제2 노드가서로전기적으로연결되는것을특징으로한다.
Abstract translation: 源驱动器包括缓冲器装置，其包括对应于多个数据线的多个缓冲器，所述多个缓冲器中的每一个缓冲器分别包括被配置为放大输入信号的放大器和被配置为将驱动信号输出到相应数据的输出驱动器 在多条数据线之间; 以及开关装置，其包括电荷共享开关，其被配置为在电荷共享操作期间将所述多个数据线彼此电连接，所述放大器包括具有参考电流路径的第一电流镜，所述参考电流路径包括第一节点和输出电流路径 包括第二节点，并且在电荷共享操作期间，参考电流路径的第一节点和输出电流路径的第二节点彼此电连接。
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公开(公告)号：KR1020080012070A
公开(公告)日：2008-02-11
申请号：KR1020060073067
申请日：2006-08-02
Applicant: 삼성전자주식회사
IPC: H03M1/66
CPC classification number: H03M1/682 , G09G3/3688 , G09G3/3696 , G09G2310/027 , H03M1/765
Abstract: A DAC(Digital to Analog Converter) and a source driver having the same are provided to decrease an output error from the DAC by preventing a parasitic capacitance from affecting the DAC. A control logic(30) receives upper bit data and control bit data. A first resistor(11) divides first and second reference voltages and outputs first divided voltages. A first decoder(21) selects one of the first divided voltages corresponding to the upper bit data. A second resistor(12) divides third and fourth reference voltages and outputs plural second divided voltages. A second decoder(22) selects one of the second divided voltages in response to lower bit data. A selector circuit selects one of the second and third reference voltages according to control bit data. A sample and hold circuit outputs an analog voltage in response to output voltages from the first and second decoders and the selector circuit. The control logic controls the first decoder according to the control bit data, so that the output voltage from the first decoder is increased by a predetermined value.
Abstract translation: 提供DAC（数模转换器）和具有该DAC的源极驱动器，以通过防止寄生电容影响DAC来减小DAC的输出误差。 控制逻辑（30）接收高位数据和控制位数据。 第一电阻器（11）分割第一和第二参考电压并输出第一分压。 第一解码器（21）选择与高位数据对应的第一分压电压之一。 第二电阻器（12）分割第三和第四参考电压并输出多个第二分压。 第二解码器（22）响应于低位数据选择第二分压电压中的一个。 选择器电路根据控制位数据选择第二和第三参考电压中的一个。 采样和保持电路响应于来自第一和第二解码器和选择器电路的输出电压输出模拟电压。 控制逻辑根据控制位数据控制第一解码器，使得来自第一解码器的输出电压增加预定值。
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