-
公开(公告)号：KR100204336B1
公开(公告)日：1999-06-15
申请号：KR1019960054718
申请日：1996-11-16
Applicant: 삼성전자주식회사
IPC: G06F12/08
Abstract: 본 발명은 텍스쳐 매핑(texture mapping)시 타일 맵(tile map)을 이용하여 고속의 텍스쳐 매핑이 가능한 그래픽스 컨트롤러의 텍스쳐 캐쉬 메모리에 관한 것으로, 복수개의 정방형의 캐쉬 블록(62)과, 상기 복수개의 캐쉬 블록(62)의 텍스쳐 어드레스(U, V)에 대한 각각의 정보를 나타내는 복수개의 태그(65)와, 텍스쳐 매핑시 상기 텍스쳐 어드레스(U, V)를 복수개의
-
公开(公告)号：KR1019970016924A
公开(公告)日：1997-04-28
申请号：KR1019950029243
申请日：1995-09-06
Applicant: 삼성전자주식회사
Inventor： 김시한
IPC: G06F3/153
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
그래픽 제어기에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
소오스와 지정좌표 크기 차이가 발생되더라도 단 한번의 비트블럭 전송동작을 수행함으로써 시간의 단축 및 능률의 향상을 꾀할수 있는 비트 블럭 전송방법을 제공함에 있다.
3. 발명의 해결방법의 요지
호스트 프로세서 또는 파라미터 추출기로부터 발생되는 상기 소오스와 지정좌표가 서로 상이한 경우 상기 소오스의 행방향과 지정좌표의 행방향을 비교과정을 거친뒤 새로운 행축 지정좌표를 구성하여 비트 블럭 전송을 수행하는 제1과정과, 상기 호스트 프로세서 또는 파라미터 추출기로부터 발생되는 상기 소오스의 열방향과 지정좌표의 열방향을 비교과정을 거친뒤 새로운 열축 지정좌표를 구성하여 비트블럭 전송을 수행하는 제2과정을 구비한다.
4. 발명의 중요한 용도
고속의 그래픽 제어기에 사용된다.-
公开(公告)号：KR1020160149363A
公开(公告)日：2016-12-28
申请号：KR1020150086020
申请日：2015-06-17
Applicant: 삼성전자주식회사
CPC classification number: H01L33/46 , H01L33/22 , H01L33/507 , H01L33/508 , H01L2224/14 , H01L2224/16225 , H01L2224/48091 , H01L2224/48247 , H01L2224/48257 , H01L2224/49107 , H01L2924/181 , H01L2924/00012 , H01L2924/00014
Abstract: 본발명의일 실시예에따른반도체발광소자는, 제1 도전형반도체층및 제2 도전형반도체층과, 제1 도전형반도체층및 제2 도전형반도체층사이에활성층을구비한발광적층체, 발광적층체상에배치되며활성층으로부터방출된제1 파장의광의적어도일부를제2 파장의광으로변환하는파장변환층, 발광적층체와파장변환층사이에배치되며, 발광적층체로부터방출되어파장변환층으로입사되는제1 파장의광의투과율을증가시키고파장변환층으로부터방출되어발광적층체로입사되는제2 파장의광의반사율을증가시키는광 조절층을포함한다. 일예로. 광조절층은발광적층체보다굴절률이낮은제1 절연층및 제1 절연층보다굴절률이 0.5 이상높은제2 절연층을포함할수 있다.
Abstract translation: 一种半导体发光器件包括：发光层，包括第一导电型半导体层，第二导电型半导体层和设置在第一导电型半导体层和第二导电类型半导体层之间的有源层 设置在所述发光叠层上并被配置为将从所述有源层发射的具有第一波长的至少一些光转换为具有第二波长的光的波长转换层，以及设置在所述发光层之间的光控制层 并且包括第一绝缘层和第二绝缘层，所述第一绝缘层的折射率低于所述发光叠层的折射率，所述第二绝缘层的折射率高于 第一绝缘层的折射率为0.5以上。
-
公开(公告)号：KR1020150050095A
公开(公告)日：2015-05-08
申请号：KR1020130131506
申请日：2013-10-31
Applicant: 삼성전자주식회사
IPC: H01L33/12
CPC classification number: H01L33/12 , H01L21/02458 , H01L33/007 , H01L33/30
Abstract: III-V족버퍼층과그 형성방법과이를포함하는전자소자및 그제조방법에관해개시되어있다. 개시된버퍼층은개시된일 실시예에의한버퍼층의형성방법은기판상에베이스층(노출층)을형성하고, 상기베이스층상에제1 화합물반도체층을형성하고, 상기제1 화합물반도체층상에제2 화합물반도체층을형성하며, 상기제2 화합물반도체층상에상기제1 및제2 화합물반도체층을교번적층한다. 상기제1 및제2 화합물반도체층은서로다른온도에서형성하며, 상기제1 및제2 화합물반도체층은 III-V족화합물반도체로형성한다.
Abstract translation: 在本发明中公开了III-V缓冲层，其形成方法，包括III-V缓冲层的电子器件及其制造方法。 根据本发明的实施例，形成III-V缓冲层的方法包括以下步骤：在基底上形成基层（曝光层）; 在所述基底层上形成第一化合物半导体层; 在所述第一化合物半导体层上形成第二化合物半导体层; 并且将第一和第二化合物半导体层交替地沉积在第二化合物半导体层上，其中第一和第二化合物半导体层分别在不同的温度下形成，并且第一和第二化合物半导体层形成为III-V族化合物半导体 。
-
公开(公告)号：KR100493009B1
公开(公告)日：2005-08-02
申请号：KR1019980034877
申请日：1998-08-27
Applicant: 삼성전자주식회사
Inventor： 김시한
IPC: H04L12/40
Abstract: 다중 신호 라인을 이용한 고속 직렬 버스 인터페이스 시스템이 개시된다. 본 발명에 따른 다중 신호 라인을 이용한 고속 직렬 인터페이스 시스템은, 링크 계층으로부터 링크 요구 신호를 받아들이고, 시스템 클럭 신호를 출력하며, 소정의 제어 신호들 및 병렬 데이타를 송수신하는 링크 인터페이스 수단, 병렬 데이타를 직렬 데이타로 변환하고, 소정의 아비터 정보에 응답하여 변환된 직렬 데이타를 인코딩하여 제1~제N(>1)송신 데이타 및 송신 스트로브 신호로서 출력하는 인코딩 수단, 제1~제N(>1)송신 데이타 및 송신 스트로브 신호를 속도 정보에 응답하여 출력하고, 외부에서 수신 스트로브 신호 및 제1~제N수신 데이타를 받아들이는 아날로그 인터페이스 수단, 한 쌍의 전원 라인과, 제1~제N송신/수신 데이타들 및 송/수신 스트로브 신호를 전달하기 위한 다수의 차동 신호 라인들을 구비하는 전송 케이블, 아비터 정보, 속도 정� ��와 속도 정보에 응답하여 인가되는 제1~제N수신 데이타 및 수신 스트로브 신호를 시스템 클럭 신호에 응답하여 재동기화시키고, 재동기화된 결과를 디코딩하는 디코딩/재동기화 수단, 인코딩 수단 및 디코딩/재동기화 수단으로 데이타 인에이블 신호를 출력하는 데이타 제어 수단 및 아날로그 인터페이스 수단을 통하여 아비터 정보를 수신하고, 인코딩 수단 및 디코딩/재동기화 수단을 제어하는 아비터 수단을 구비하는 것을 특징으로 한다.
-
Patent Agency Ranking
公开(公告)号：KR100170721B1
公开(公告)日：1999-03-30
申请号：KR1019950066879
申请日：1995-12-29
Applicant: 삼성전자주식회사
Inventor： 김시한
IPC: G06T1/00
Abstract: 본 발명은 여러 가지 칼라 포맷의 데이터를 24비트 트루 칼라로 시리얼라이즈 시키는 로직회로에 관한 것으로서, 플래그 신호를 출력하는 디크리먼트 카운터;, 칼라모드의 정보를 입력받아, 상기 디크리먼트 카운터의 초기값을 결정하는 모드 디코더;, 상기 디크리먼트 카운터로부터 출력된 플래그 신호와 메인 클럭 신호의 조합에 의해 로드신호와 클럭신호를 상기 디클리먼트 카운터에 출력하는 스테이트 머신;, 상기 디크리먼트 카운터로부터 출력되는 신호와 바이트 인에이블 신호로부터 유효 바이트를 결정하는 바이트 선택부; 및 상기 바이트 선택부로부터 출력된 바이트 신호와 입력데이터에 의해 최종의 유효 바이트인 24비트 데이터를 결정하는 시리얼라이즈를 포함한다.
따라서, 상술한 바와 같이 본 발명은 다양한 형태의 칼라 데이터의 포맷을 일률적인 24비트 칼라 데이터의 포맷으로 변환함으로써, 처리시간의 향상 효과를 갖는다.-
-
公开(公告)号：KR100161477B1
公开(公告)日：1999-01-15
申请号：KR1019950052719
申请日：1995-12-20
Applicant: 삼성전자주식회사
Inventor： 김시한
IPC: G06F3/14
Abstract: 본 발명은 24bpp 모드에서의 메모리 매핑 방법에 관한 것으로서, 특히 24bpp(bits per pixel : 픽셀 당 비트) 모드에서의 8픽셀에서 3메모리 포인터 매핑하는 방법에 관한 것이다.
본 발명의 목적을 위하여 한 픽셀이 3바이트의 데이타로 구성되는 24bpp(픽셀 당 비트) 모드에서의 8개의 픽셀을 제어하는 메모리 매핑 방법에 있어서, 24bpp(픽셀 당 비트) 모드에서의 데이타 구조를 8개의 픽셀 단위로 배열하며, 8개의 픽셀 각각에 3바이트가 할당되며, 8바이트마다 한 개의 메모리 포인터가 할당되어 8개의 픽셀의 24바이트에 대해서 3개의 메모리 포인터를 할당하는 것을 특징으로 한다.
상술한 바와 같이 본 발명에 의하면 24bpp에서 복잡한 회로를 발생하지 않고도 효율적인 메모리 엑세스가 가능하다.-
公开(公告)号：KR1019980036199A
公开(公告)日：1998-08-05
申请号：KR1019960054718
申请日：1996-11-16
Applicant: 삼성전자주식회사
IPC: G06F12/08
Abstract: 본 발명은 텍스쳐 매핑(texture mapping)시 타일 맵(tile map)을 이용하여 고속의 텍스쳐 매핑이 가능한 그래픽스 컨트롤러의 텍스쳐 캐쉬 메모리에 관한 것으로, 복수개의 정방형의 캐쉬 블록(62)과, 상기 복수개의 캐쉬 블록(62)의 텍스쳐 어드레스(U, V)에 대한 각각의 정보를 나타내는 복수개의 태그(65)와, 텍스쳐 매핑시 상기 텍스쳐 어드레스(U, V)를 복수개의
-
公开(公告)号：KR1019970049392A
公开(公告)日：1997-07-29
申请号：KR1019950052719
申请日：1995-12-20
Applicant: 삼성전자주식회사
Inventor： 김시한
IPC: G06F3/14
Abstract: 본 발명은 24bpp 모드에서의 메모리 매핑 방법에 관한 것으로서, 특히 24bpp(bits per pixel : 픽셀 당 비트) 모드에서의 8픽셀에서 3메모리 포인터 매핑하는 방법에 관한 것이다.
본 발명의 목적을 위하여 한 픽셀이 3바이트의 데이타로 구성되는 24bpp(픽셀 당 비트) 모드에서의 8개의 픽셀을 제어하는 메모리 매핑 방법에 있어서, 24bpp(픽셀 당 비트) 모드에서의 데이타 구조를 8개의 픽셀 단위로 배열하며, 8개의 픽셀 각각에 3바이트가 할당되며, 8바이트마다 한 개의 메모리 포인터가 할당되어 8개의 픽셀의 24바이트에 대해서 3개의 메모리 포인터를 할당하는 것을 특징으로 한다.
상술한 바와 같이 본 발명에 의하면 24bpp에서 복잡한 회로를 발생하지 않고도 효율적인 메모리 엑세스가 가능하다.
-
-
-
-
-
-
-
-
-
Search Results
23
records
(took 0.023 seconds)
