公开(公告)号：KR100564587B1

公开(公告)日：2006-03-28

申请号：KR1020030084960

申请日：2003-11-27

Applicant: 삼성전자주식회사

Inventor： 맹계원 ,  배성렬

IPC: H01L31/10

CPC classification number: H01L27/1443 ,  H01L27/14647 ,  H01L31/103 ,  H01L31/18

Abstract: 포토 다이오드 및 이의 제조 방법을 개시한다. 본 발명에 따른 포토 다이오드의 제조 방법은, 반도체 기판 상에 제 1 도전형의 매립층을 형성한 후 상기 매립층 상에 제 1 진성 캡핑 에피택셜층을 형성하는 단계와, 상기 제 1 진성 캡핑 에피택셜층 상에 제 1 도전형의 제 1 진성 에피택셜층을 형성하고, 상기 제 1 진성 에피택셜층 내에 제 1 도전형의 제 1 접합 영역을 형성하는 단계와, 상기 제 1 접합 영역 및 상기 제 1 진성 에피택셜층 상에 제 2 도전형의 제 2 진성 에피택셜층을 형성하는 단계와. 상기 제 2 진성 에피택셜층 상에 제 2 진성 캡핑 에피택셜층을 형성하는 단계와, 상기 제 2 진성 캡핑 에피택셜층 및 상기 제 2 진성 에피택셜층을 관통하여 상기 제 1 접합 영역과 접하도록 제 1 도전형의 제 2 접합 영역을 형성하는 단계와, 상기 제 2 접합 영역 상면에 제 1 전극을 형성하고 상기 제 2 진성 캡핑 에피택셜층 상면에 제 2 전극을 형성하는 단계를 포함한다.
포토 다이오드

Abstract translation: 公开了一种光电二极管及其制造方法。 根据本发明的光电二极管的制造方法中，包括半导体衬底上形成第一导电类型的掩埋层之后：上形成的第一本征覆盖外延层，所述掩埋层和所述第一本征覆盖外延层 上形成第一导电类型的第一本征外延层，所述第一本征外延在外延层中形成第一导电类型的第一接合区域，该第一接合区域和所述第一本征 在外延层上形成第二导电类型的第二本征外延层; 其中，在第二通所述封盖外延层内在所述第一和第二本征外延层;以及所述第二本征封盖所述外延层和所述第二本征外延层，以形成在，以便与所述第一结区相接触 形成第一导电类型的第二结区和在所述第二结区域的上表面上形成第一电极，以及形成在所述第二本征封盖所述外延层的上表面上的第二电极。

公开(公告)号：KR1020050071758A

公开(公告)日：2005-07-08

申请号：KR1020040000053

申请日：2004-01-02

Applicant: 삼성전자주식회사

Inventor： 남동균 ,  배성렬

IPC: H01L29/73

CPC classification number: H01L21/82285

Abstract: 상보형 바이폴라 접합 트랜지스터의 제조방법을 제공한다. 본 발명은 NPN 바이폴라 접합 트랜지스터 영역 및 PNP 바이폴라 접합 트랜지스터 영역에 다결정 실리콘막을 형성하고, 상기 다결정 실리콘막에 N형 불순물 및 P형 불순물을 주입하고 확산시켜 P형 베이스 영역 및 N형 베이스 영역 내에 각각 N형 에미터 영역 및 P형 에미터 영역을 형성한다. 이어서, 상기 다결정 실리콘막을 패터닝하여 N형 에미터 전극 및 P형 에미터 전극을 동시에 형성한다. 이와 같이 본 발명은 다결정 실리콘막을 이용하여 NPN 바이폴라 접합 트랜지스터의 N형 에미터 전극과 PNP 바이폴라 접합 트랜지스터의 P형 에미터 전극을 따로 따로 형성하지 않고 한번의 증착 및 식각 공정으로 동시에 형성한다.

公开(公告)号：KR1019980014006A

公开(公告)日：1998-05-15

申请号：KR1019960032765

申请日：1996-08-06

Applicant: 삼성전자주식회사

Inventor： 배성렬

IPC: H01L21/76

Abstract: 본 발명은 반도체 소자 격리방법에 관한 것으로서, 반도체 기판상에 버퍼 산화막을 형성하는 단계와, 사진 식각 공정을 하여 소자 격리영역의 상기 버퍼 산화막과 반도체 기판을 소정 깊이까지 식각하여 트랜치를 형성하는 단계와, 상기 식각 공정에 의해 형성된 소자 격리영역을 포함하는 반도체 기판에 경사 각도가 큰 대칭 이온주입을 하고, 포토 레지스터를 제거하는 단계와, 상기 트랜치가 형성된 반도체 기판 상부에 전체적으로 열산화막을 형성하는 단계와, 상기 트랜치가 형성되지 않은 반도체 기판 상부의 열산화막이 소정 높이만큼 남도록 전체적으로 식각하는 단계와, 상기 남겨진 잔여 산화막을 식각 용액으로 식각하여 반도체 기판에 형성된 트랜치에 소자 격리된 산화막을 형성하는 단계로 이루어지는 것을 특징으로 한다.
따라서, 본 발명에서는 트랜치 형태의 패턴을 형성하여 소자 격리 산화막을 형성시키므로 반도체 소자 격리영역의 면적 감소와 표면 평탄화를 개선시키고 또한 반도체 공정을 단순화시킬 수 있기 때문에 공정에 의한 원가 절감의 효과가 있다.

公开(公告)号：KR1019980014005A

公开(公告)日：1998-05-15

申请号：KR1019960032764

申请日：1996-08-06

Applicant: 삼성전자주식회사

Inventor： 배성렬

IPC: H01L21/76

Abstract: 본 발명은 반도체 소자 격리방법에 관한 것으로서, 반도체 기판상에 버퍼 산화막과 실리콘 질화막을 순서적으로 적층 시키는 단계와, 사진식각 공정에 의해 소자 격리영역의 상기 실리콘 질화막, 버퍼 산화막 및 반도체 기판을 선택적으로 소정 깊이까지 식각하는 단계와, 상기 식각 공장에 의해 소자 격리영역인 반도체 기판에 형성된 트랜치 측벽으로 경사 대칭 이온주입을 하는 단계와, 상기 트랜치 내에 노출된 반도체 기판을 열산화막을 시키는 단계와, 상기 버퍼 산화막과 실리콘 질화막을 제거하는 단계로 이루어진다.
따라서, 본 발명에서는 얕은 트랜치 형태의 패턴을 형성하여 소자 격리 산화막을 형성하므로 소자 격리영역 면적을 감소시키고 또한 표면 평탄화를 향상시킬 수 있으며 소자 격리영역의 접합 커패시턴스도 감소시킬 수 있기 때문에 반도체 소자의 고 집적도와 고속동작을 가능하게 하는 효과가 있다.

公开(公告)号：KR1019980012112A

公开(公告)日：1998-04-30

申请号：KR1019960029040

申请日：1996-07-18

Applicant: 삼성전자주식회사

Inventor： 배성렬

IPC: H01L21/331

公开(公告)号：KR100136968B1

公开(公告)日：1998-04-29

申请号：KR1019940027882

申请日：1994-10-28

Applicant: 삼성전자주식회사

Inventor： 배성렬

IPC: H01L21/336 ,  H01L29/784

Abstract: 본 발명은 3중 경사접합 구조의 활성영역을 갖는 반도체소자의 제조방법에 관한 것으로, 반도체기판상에 게이트산화막을 형성하는 단계 ; 상기 게이트산화막 상에 도전층과 제1저온열산화막으로 이루어진 게이트전극을 형성하는 단계 ; 게이트전극을 보호하는 보호산화막, 질화막 및 제2저온열산화막을 순차로 적층 형성하는 단계 ; 상기 질화막과 제2저온열산화막을 포함하는 스페이서를 형성하는 단계 ; 상기 스페이서용 제2저온열산화막을 제거하는 단계 ; 활성영역을 형성용 불순물을 이온주입하는 단계 ; 상기 스페이서용 질화막을 제거하는 단계 ; 제3저온열산화막 및 절연산화막을 순차로 적층 형성하는 단계 및 상기 절연산화막의 평탄화 열처리단계를 구비하여 이루어진 것을 특징으로 하여 상기한 본 발명의 방법에 따르면, 추가의 마스크를 사용하지 않고 자기정합기술 및 이온주입기술 등을 통하여 3중경사접합 구조의 활성영역을 형성시킴으로써, 제조비용의 추가 부담없이 전류구동력이 향상된 반도체소자를 형성시킬 수 있는 장점이 있다.

公开(公告)号：KR1020120015180A

公开(公告)日：2012-02-21

申请号：KR1020100077474

申请日：2010-08-11

Applicant: 삼성전자주식회사

Inventor： 김용돈 ,  이응규 ,  배성렬 ,  김수방 ,  장동은

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7816 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/0865 ,  H01L29/1095 ,  H01L29/42368 ,  H01L29/4238 ,  H01L29/66681 ,  H01L29/66674 ,  H01L29/7801

Abstract: PURPOSE: A semiconductor device is provided to offer a semiconductor device with high reliability by forming a length of a second channel under a bending part to be longer than that of a first channel under a line part. CONSTITUTION: A body region is doped with a first conductive dopant. Line parts(LP1,LP2) of a gate pattern are extended to a first direction and have an uniform width. Bending parts(BP1,BP2) of the gate pattern are extended in one end of the line parts. A channel region under the line part has a first channel length to a second direction which is vertical to the first direction. The channel region under the bending part has the second channel length which is longer than the first channel length in different direction from the second direction.

Abstract translation: 目的：提供一种半导体器件，通过在弯曲部分下方形成比第一通道下方的第二通道更长的长度，提供具有高可靠性的半导体器件。 构成：体区掺杂有第一导电掺杂剂。 栅极图案的线部分（LP1，LP2）延伸到第一方向并且具有均匀的宽度。 栅极图案的弯曲部分（BP1，BP2）在线部分的一端延伸。 线部分下方的通道区域具有与第一方向垂直的第二方向的第一通道长度。 弯曲部下方的通道区域具有比从第二方向不同的方向长于第一通道长度的第二通道长度。

公开(公告)号：KR100648284B1

公开(公告)日：2006-11-23

申请号：KR1020050036005

申请日：2005-04-29

Applicant: 삼성전자주식회사

Inventor： 맹계원 ,  배성렬 ,  남동균 ,  김태진

IPC: H01L21/328

CPC classification number: H01L29/7378 ,  H01L29/41708 ,  H01L29/66242 ,  H01L29/66272 ,  H01L29/7322

Abstract: 노이즈 특성 및 이득 산포 특성이 우수한 본 발명의 바이폴라 트랜지스터 형성 방법은 이중 폴리실리콘을 이용하여 에미터를 형성한다. 상기 에미터를 형성하는 방법은 베이스 상에 폴리실리콘을 증착하고, 이온주입 공정을 진행하고 인-시츄로 폴리실리콘을 증착한 후 열처리 공정을 진행하는 것을 포함한다.
바이폴라 트랜지스터, BJT, 노이즈, 이득, 씨모스

公开(公告)号：KR100594277B1

公开(公告)日：2006-06-30

申请号：KR1020040037330

申请日：2004-05-25

Applicant: 삼성전자주식회사

Inventor： 맹계원 ,  배성렬

IPC: H01L31/10

CPC classification number: H01L31/103 ,  H01L31/18

Abstract: 광 효율을 개선한 포토 다이오드 및 그 제조방법을 개시한다. 본 발명에 따른 포토 다이오드는, 반도체 기판 상에 순차 형성된 제1 도전형 매립층, 제1 도전형 에피택셜층 및 제2 도전형 에피택셜층을 포함한다. 제2 도전형 에피택셜층 표면에서부터 내부로 고상 확산에 의해 고농도 제2 도전형 얕은 접합층이 형성되어 있다. 제2 도전형 얕은 접합층 상에는 실리콘 산화막 패턴과 그 상부에 적층된 실리콘 질화막 패턴을 포함한다.

公开(公告)号：KR100192965B1

公开(公告)日：1999-07-01

申请号：KR1019960048107

申请日：1996-10-24

Applicant: 삼성전자주식회사

Inventor： 배성렬

IPC: H01L29/92

Abstract: 본 발명은 커패시터를 구비한 반도체장치 제조방법에 관한 것으로서, 반도체기판에 소자분리공정으로 필드산화막을 형성하여 액티브영역과 필드영역을 정의하는 단계와, 상기 결과물의 액티브영역에 도전체 전극을 형성하는 공정에 수반하여 상기 필드영역에 상기 도전체 전극과 동일한 물질로 이루어진 커패시터 하부전극을 형성하는 단계와, 상기 결과물에 층간절연막을 침적하고 상기 층간절연막을 선택적으로 제거하여 상기 커패시터 하부전극의 일부를 개방하는 콘택홀을 형성하는 단계와, 상기 결과물의 표면에 커패시터 유전막을 형성하는 단계와, 상기 층간절연막을 선택적으로 제거하여 상기 액티브영역에 콘택홀을 형성하는 공정에 수반하여 상기 커패시터 하부전극을 개방하는 콘택홀을 형성하는 단계와, 상기 결과물에 금속배선공정을 실시하여 상기 각각의 콘택홀에 커패시터 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
따라서, 본 발명은 박막 커패시터의 고속화, 대용량화를 실현할 수 있으며 커패시터 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.