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公开(公告)号：KR101557840B1
公开(公告)日：2015-10-20
申请号：KR1020090094370
申请日：2009-10-05
Applicant: 삼성전자주식회사 , 인피니언 테크놀로지스 아게
CPC classification number: H01L21/02 , H01L23/5223 , H01L27/0688 , H01L28/40 , H01L2924/0002 , H01L2924/00
Abstract: 평면금속-절연체-금속커패시터및 수직커패시터를갖는 3차원커패시터구조의제조방법이제공된다. 상기 3차원커패시터구조의제조방법은기판상에, 제1 수평 MIM 커패시터를형성하고, 상기제1 수평 MIM 커패시터상에, 제1 층간절연층을형성하고, 상기제1 층간절연층내에, 제1 수직커패시터전극을형성하고, 상기제1 층간절연층상에, 제2 수평 MIM 커패시터를형성하되, 상기제2 수평 MIM 커패시터를형성하는것은상기제1 수직커패시터전극에의해, 상기제1 수평 MIM 커패시터의상부커패시터전극과전기적으로연결된상부커패시터전극을형성하고, 상기제1 층간절연층내에, 상기제1 및제2 수평 MIM 커패시터의상기상부전극에대항하도록연장된하부커패시터전극을형성하는것을포함한다.
Abstract translation: 形成三维电容器网络的方法可以包括在半导体衬底上形成第一水平MIM电容器，并在第一水平MIM电容器上形成第一层间绝缘层。 然后在第一层间绝缘层中形成第一垂直电容器电极，并且在第一层间绝缘层上形成第二水平MIM电容器。 该第二水平MIM电容器可以通过形成上电容器电极和下电容器电极而形成。 上部电容器电极可以通过第一垂直电容器电极电连接到下面的第一MIM电容器的上部电容器电极。 可以形成在第一层间绝缘层中的下电容器电极可以与第一和第二MIM电容器的上电极相对延伸。
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公开(公告)号：KR1020150028881A
公开(公告)日：2015-03-17
申请号：KR1020130104092
申请日：2013-08-30
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L21/8242
CPC classification number: H01L27/016 , H01L21/76879 , H01L23/5223 , H01L23/5228 , H01L27/10852 , H01L27/10858 , H01L27/10861 , H01L28/20 , H01L28/60 , H01L2924/0002 , H01L2924/00
Abstract: 캐패시터를 포함하는 반도체 소자가 제공된다. 상기 반도체 소자는, 기판상에 형성된 층간 절연막, 상기 층간 절연막의 상면에서 아래로 연장되는 하부 플러그, 상기 하부 플러그의 상면과 적어도 일부가 직접 접촉하는 제1 유전막 패턴, 상기 제1 유전막 패턴 상의 제1 상부 전극 패턴, 상기 제1 상부 전극 패턴과 전기적으로 연결되는 제1 상부 플러그, 그리고 상기 제1 상부 플러그로부터 이격되어 상기 하부 플러그의 상면에 형성되는 제2 상부 플러그를 포함할 수 있다.
Abstract translation: 提供了包括电容器的半导体器件。 半导体器件包括：衬底上的层间电介质层，从层间电介质层的上表面向下延伸的下部插塞;至少部分与下部插塞的上表面直接接触的第一电介质层图案， 第一上电极图案，第一电介质层图案上的第一上电极图案，电连接到第一上电极图案的第一上电插塞和形成在下插头上并与第一上插塞分开的第二上插头。
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公开(公告)号：KR1020140133297A
公开(公告)日：2014-11-19
申请号：KR1020130053290
申请日：2013-05-10
Applicant: 삼성전자주식회사
CPC classification number: H01L23/5256 , H01L21/76808 , H01L21/76895 , H01L21/823475 , H01L23/485 , H01L23/5221 , H01L23/5223 , H01L23/5228 , H01L23/53223 , H01L23/53238 , H01L23/53266 , H01L23/53295 , H01L27/0629 , H01L28/20 , H01L28/60 , H01L2924/0002 , H01L2924/00
Abstract: 트랜지스터 영역을 갖는 기판, 상기 기판의 상기 트랜지스터 영역 상의 게이트 구조체, 상기 게이트 구조체를 덮는 제1 층간 절연층, 상기 제1 층간 절연층 상의 블로킹 패턴, 및 상기 블로킹 패턴 상의 점퍼 패턴을 포함하고, 상기 점퍼 패턴은 상기 제1 층간 절연층을 수직으로 관통하여 상기 게이트 구조체의 양쪽에 노출된 상기 기판과 접촉하는 컨택 플러그들, 및 상기 컨택 플러그들을 전기적으로 연결하는 점퍼부를 포함하는 반도체 소자가 설명된다.
Abstract translation: 描述了一种半导体器件，其包括：衬底，其包括晶体管区域，形成在衬底的晶体管区域上的栅极结构，覆盖栅极结构的第一层间电介质层，形成在第一衬底上的阻挡图案 层间介电层，以及形成在阻挡图案上的跳线图案。 跳线图案包括垂直穿过第一层间介电层并与暴露于栅极结构两侧的基板接触的接触插塞和电连接接触插塞的跳线部分。
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Patent Agency Ranking
公开(公告)号：KR1020110137227A
公开(公告)日：2011-12-22
申请号：KR1020100064370
申请日：2010-07-05
Applicant: 삼성전자주식회사
IPC: H01L21/8242 , H01L27/108
CPC classification number: H01L28/40 , H01L21/31116 , H01L27/0733 , H01L27/0805
Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to steadily form a plurality of via which have different depth by controlling the width and side of the via. CONSTITUTION: A first interlayer insulating film(110) which includes a lower wiring(120) is formed on a substrate(100). A capacitor is formed on the first interlayer insulating film. The capacitor comprises first electrode(210), a dielectric layer(220), and a second electrode(230). A second interlayer insulating film(250) is formed in order to cover the capacitor. A first via-hole(263) and a second via hole(265) are formed at the same time in the second interlayer insulating film. The upper surface of a lower capacitor electrode and the upper surface of an upper capacitor electrode are exposed by etching the first via-hole and the second via hole.
Abstract translation: 目的：提供一种制造半导体器件的方法，通过控制通孔的宽度和侧面来稳定地形成具有不同深度的多个通孔。 构成：在基板（100）上形成包括下布线（120）的第一层间绝缘膜（110）。 在第一层间绝缘膜上形成电容器。 电容器包括第一电极（210），电介质层（220）和第二电极（230）。 形成第二层间绝缘膜（250）以覆盖电容器。 在第二层间绝缘膜中同时形成第一通孔（263）和第二通孔（265）。 通过蚀刻第一通孔和第二通孔来暴露下电容电极的上表面和上电容电极的上表面。
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公开(公告)号：KR1020090024606A
公开(公告)日：2009-03-09
申请号：KR1020080001458
申请日：2008-01-04
Applicant: 삼성전자주식회사 , 인피니언 테크놀로지스 아게
IPC: H01L27/108
CPC classification number: H01G4/005 , H01L23/5223 , H01L27/0203 , H01L28/87 , H01L2924/0002 , Y10T29/43 , H01L2924/00
Abstract: A capacitor plate, capacitor, semiconductor device and the method of manufacturing capacitor are provided to effectively use the space within the semiconductor. The via part (106b) is arranged between the first propeller formation portion and the second propeller formation portion(106c). The via part comprises the first end and the second end(112c). The first insulation layer and the first propeller formation portion are formed within the metal layer of the semiconductor device. The second propeller formation portion is formed within the metal three layer on the second metal layer. The first propeller formation portion, and the via part and the second propeller formation portion form the capacitor plates(114, 116) of the capacitor(130).
Abstract translation: 提供电容器板，电容器，半导体器件和制造电容器的方法以有效地利用半导体内的空间。 通孔部分（106b）布置在第一螺旋桨形成部分和第二螺旋桨形成部分（106c）之间。 通孔部分包括第一端和第二端（112c）。 第一绝缘层和第一螺旋桨形成部分形成在半导体器件的金属层内。 第二螺旋桨形成部分形成在第二金属层上的金属三层内。 第一螺旋桨形成部分和通孔部分和第二螺旋桨形成部分形成电容器（130）的电容器板（114,116）。
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公开(公告)号：KR100729360B1
公开(公告)日：2007-06-15
申请号：KR1020060031079
申请日：2006-04-05
Applicant: 삼성전자주식회사
IPC: H01L21/8242
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公开(公告)号：KR1020050042361A
公开(公告)日：2005-05-09
申请号：KR1020030077189
申请日：2003-11-01
Applicant: 삼성전자주식회사
IPC: H01L21/60
CPC classification number: H01L24/05 , H01L24/03 , H01L2224/05093 , H01L2224/05556 , H01L2224/05647 , H01L2924/00014 , H01L2924/01005 , H01L2924/01013 , H01L2924/01014 , H01L2924/01019 , H01L2924/01029 , H01L2924/01033 , H01L2924/30105
Abstract: 반도체 장치의 본딩패드 및 그 제조방법에 관해 개시되어 있다. 개시된 본 발명은 다층으로 적층되어 있되, 적어도 하나에 더미패턴이 박혀 있는 금속막들, 상기 금속막들사이에 구비되어 상기 금속막들을 연결시키는 도전성 플러그들 및 상기 도전성 플러그들사이에 채워진 층간 절연막들을 포함하는 반도체 장치의 본딩패드를 제공하고, 그 제조 방법도 제공한다.
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公开(公告)号：KR102163187B1
公开(公告)日：2020-10-08
申请号：KR1020140093287
申请日：2014-07-23
Applicant: 삼성전자주식회사
IPC: H01L21/027 , H01L21/311
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