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    전기적으로 단선된 영역을 가진 ＭＯＢ를 포함하는 반도체소자
    1.
    发明公开
    전기적으로 단선된 영역을 가진 ＭＯＢ를 포함하는 반도체소자 无效
    半导体器件，包括具有电开放部分的电容器

    公开(公告)号：KR1020080065826A

    公开(公告)日：2008-07-15

    申请号：KR1020070002957

    申请日：2007-01-10

    Applicant: 삼성전자주식회사

    Inventor： 김제돈 ,  한승훈 ,  박강욱

    IPC: H01L23/04 ,  H01L21/02

    Abstract: A semiconductor device including an MOB(moisture/oxygen barrier) having an electrically disconnected region is provided to reduce general influence of noise upon a semiconductor device by avoiding a transfer of noise. A semiconductor device includes a digital region(110), an analog region(120) and an MOB(130) formed outside the peripheral part of the digital region and the analog region. The MOB includes a conductive line, and the conductive line includes an electrically disconnected region in its intermediate portion. The MOB can electrically be connected to an impurity implantation region of the substrate. The periphery of the MOB can be made of a material with a lower dielectric constant than a silicon oxide layer.

    Abstract translation: 提供了包括具有电断开区域的MOB（水分/氧气阻挡层）的半导体器件，以通过避免噪声的转移来减少噪声对半导体器件的一般影响。 半导体器件包括数字区域（110），模拟区域（120）和形成在数字区域和模拟区域外围的MOB（130）。 MOB包括导线，并且导线在其中间部分包括电断开的区域。 MOB可以电连接到衬底的杂质注入区域。 MOB的周边可以由具有比氧化硅层低的介电常数的材料制成。

    게이트와 자기-정렬 컨택간 숏트를 방지하기 위한 게이트 형성 방법 및 상기 게이트를 포함하는 반도체 장치
    4.
    发明公开
    게이트와 자기-정렬 컨택간 숏트를 방지하기 위한 게이트 형성 방법 및 상기 게이트를 포함하는 반도체 장치 审中-实审
    制造门以防止门和自对准接触器之间的短路的方法和具有相同的半导体器件

    公开(公告)号：KR1020130009585A

    公开(公告)日：2013-01-23

    申请号：KR1020120013769

    申请日：2012-02-10

    Applicant: 삼성전자주식회사

    Inventor： 김주연 ,  김제돈

    IPC: H01L21/336 ,  H01L29/78

    CPC classification number: H01L29/66545 ,  H01L21/28088 ,  H01L21/28518 ,  H01L21/76897 ,  H01L21/82345 ,  H01L21/823842 ,  H01L27/0629 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517 ,  H01L29/665

    Abstract: PURPOSE: A gate forming method for preventing a short between a gate and a self-aligned contact and a semiconductor device including the gate are provided to prevent a top layer and a resistance structure from being removed by forming a second photoresist to cover the resistance structure and a peripheral region of the resistance structure. CONSTITUTION: A metal gate(121) of a transistor is formed near an insulation layer on a substrate(100). A metal gate includes a first metal(177) and a second metal. A hard mask including an opening is formed on the substrate with the metal gate. A metal pullback process is performed to etch a part of the upper side of the metal gate with a preset depth. A protection layer(212) is deposited on the hard mask and the etched metal gate. A CMP is performed to remove the hard mask and the protection layer.

    Abstract translation: 目的：提供一种用于防止栅极和自对准接触之间的短路的栅极形成方法和包括栅极的半导体器件，以防止顶层和电阻结构通过形成第二光致抗蚀剂而被去除以覆盖电阻结构 和电阻结构的周边区域。 构成：晶体管的金属栅极（121）形成在基板（100）上的绝缘层附近。 金属栅极包括第一金属（177）和第二金属。 在金属栅极的基板上形成包括开口的硬掩模。 执行金属回拉工艺以以预设深度蚀刻金属浇口的上侧的一部分。 保护层（212）沉积在硬掩模和蚀刻的金属栅极上。 执行CMP以去除硬掩模和保护层。

    대체 메탈 게이트 공정 중에 폴리실리콘 저항을 형성하는 방법 및 폴리실리콘 저항을 포함하는 반도체 장치
    5.
    发明公开
    대체 메탈 게이트 공정 중에 폴리실리콘 저항을 형성하는 방법 및 폴리실리콘 저항을 포함하는 반도체 장치 审中-实审
    替换金属栅工艺过程中形成多晶硅电阻的方法及其相应的半导体器件

    公开(公告)号：KR1020130009571A

    公开(公告)日：2013-01-23

    申请号：KR1020110146147

    申请日：2011-12-29

    Applicant: 삼성전자주식회사

    Inventor： 김주연 ,  김제돈

    IPC: H01L21/336 ,  H01L29/78

    CPC classification number: H01L28/20 ,  H01L21/82345 ,  H01L21/823842 ,  H01L27/0629 ,  H01L29/7802

    Abstract: PURPOSE: A method for forming a polysilicon resistor in a replacement metal gate process and a semiconductor device including the same are provided to prevent a resistance structure from being removed in removing a polysilicon layer by forming a photoresist on a substrate including the resistance structure before the polysilicon is removed. CONSTITUTION: A substrate(100) includes an STI(Shallow Trench Isolation) region(110). A first SG FET(120), a second SG FET(130), and a resistance structure(140) are formed on the substrate. A polysilicon layer(152) is formed on a gate oxide layer(150). A sidewall spacer(154,156) is formed on both sides of the polysilicon layer. A photoresist(172) is formed on the substrate region including the resistance structure.

    Abstract translation: 目的：提供一种在替代金属栅极工艺中形成多晶硅电阻器的方法和包括该多晶硅电阻器的半导体器件的方法，以防止在通过在包含电阻结构的基板上形成光致抗蚀剂来去除多晶硅层中的电阻结构 去除多晶硅。 构成：衬底（100）包括STI（浅沟槽隔离）区域（110）。 在基板上形成第一SGFET（120），第二SGFET（130）和电阻结构（140）。 在栅极氧化物层（150）上形成多晶硅层（152）。 侧壁间隔物（154,156）形成在多晶硅层的两侧。 在包括电阻结构的基板区域上形成光致抗蚀剂（172）。

    반도체 장치의 제조 방법
    7.
    发明公开
    반도체 장치의 제조 방법 审中-实审
    制造半导体器件的方法

    公开(公告)号：KR1020140047502A

    公开(公告)日：2014-04-22

    申请号：KR1020130032299

    申请日：2013-03-26

    Applicant: 삼성전자주식회사

    Inventor： 김주연 ,  김제돈

    IPC: H01L29/78 ,  H01L21/336

    CPC classification number: H01L27/092 ,  H01L21/28247 ,  H01L21/76801 ,  H01L21/76829 ,  H01L21/76897 ,  H01L21/823418 ,  H01L21/82345 ,  H01L21/823475 ,  H01L29/42364 ,  H01L29/42372 ,  H01L29/66545 ,  H01L29/4966

    Abstract: A method for manufacturing a semiconductor device is provided. The method comprises the steps of forming an insulation film including a trench on a substrate; forming a first metal gate film pattern in a conformal way along lateral and bottom surfaces of the trench, wherein a first height from the substrate to the exposed top surface of the insulation film is greater than a second height from the substrate to the top surface of a first gate metal film pattern adjacent to the lateral surfaces of the trench; forming a second metal gate film on the first metal gate film pattern and the insulation film; and forming a second metal gate film pattern positioned on the first metal gate film pattern by performing a planarization process for removing the second metal gate film to expose at least a portion of the insulation film; and forming a blocking layer pattern on the second metal gate film pattern by oxidizing an exposed surface of the second metal gate film pattern.

    Abstract translation: 提供一种制造半导体器件的方法。 该方法包括以下步骤：在衬底上形成包括沟槽的绝缘膜; 沿着所述沟槽的横向和底表面以共形方式形成第一金属栅极膜图案，其中从所述基板到所述绝缘膜的暴露的顶表面的第一高度大于从所述基板到所述顶表面的第二高度 与沟槽的侧表面相邻的第一栅极金属膜图案; 在所述第一金属栅极膜图案和所述绝缘膜上形成第二金属栅极膜; 以及通过执行用于去除所述第二金属栅极膜以暴露所述绝缘膜的至少一部分的平坦化工艺来形成位于所述第一金属栅极膜图案上的第二金属栅极膜图案; 以及通过氧化第二金属栅极膜图案的暴露表面在第二金属栅极膜图案上形成阻挡层图案。

    반도체 소자 및 이의 제조 방법
    8.
    发明公开
    반도체 소자 및 이의 제조 방법 审中-实审
    半导体器件及其制造方法

    公开(公告)号：KR1020140034019A

    公开(公告)日：2014-03-19

    申请号：KR1020120126839

    申请日：2012-11-09

    Applicant: 삼성전자주식회사

    Inventor： 김주연 ,  최현민 ,  한성기 ,  김제돈

    IPC: H01L21/336 ,  H01L29/78

    CPC classification number: H01L21/28008 ,  H01L21/28518 ,  H01L21/823462 ,  H01L29/66545

    Abstract: Provided is a method for manufacturing a semiconductor device with improved reliability by using a silicon electrode in a region which requires reliability within a semiconductor device and using a metal electrode in a region which requires a high operation speed. The method for manufacturing a semiconductor device includes the steps of: forming a first gate pattern and a dummy gate pattern in a first active region and a second active region, respectively, on a substrate; forming a second gate pattern including a second gate insulation film and a metal gate electrode on the exposed substrate surface while the first gate pattern includes a first gate insulation film and a silicon gate electrode and the substrate surface of the second active region is exposed by removing the dummy gate pattern; and forming a gate silicide on the silicon gate electrode after forming the second gate pattern while the thickness of the first gate insulation film is greater than the thickness of the second insulation film.

    Abstract translation: 提供一种通过在半导体器件中需要可靠性的区域中使用硅电极并且在需要高操作速度的区域中使用金属电极来制造具有可靠性提高的半导体器件的方法。 制造半导体器件的方法包括以下步骤：在衬底上分别在第一有源区和第二有源区中形成第一栅极图案和伪栅极图案; 在所述暴露的基板表面上形成包括第二栅极绝缘膜和金属栅极的第二栅极图案，同时所述第一栅极图案包括第一栅极绝缘膜和硅栅电极，并且所述第二有源区的所述基板表面通过去除 虚拟门模式; 以及在形成所述第二栅极图案之后在所述硅栅极上形成栅极硅化物，同时所述第一栅极绝缘膜的厚度大于所述第二绝缘膜的厚度。

    커패시터 형성 방법
    9.
    发明公开
    커패시터 형성 방법 无效
    形成电容器的方法

    公开(公告)号：KR1020070044660A

    公开(公告)日：2007-04-30

    申请号：KR1020050100817

    申请日：2005-10-25

    Applicant: 삼성전자주식회사

    Inventor： 김제돈 ,  정철호 ,  정주현

    IPC: H01L27/108

    CPC classification number: H01L28/60 ,  H01L21/7687

    Abstract: 커패시터 형성 방법을 제공한다. 이 방법은 반도체 기판 상에 하부 전극을 형성하고, 상기 하부 전극이 형성된 기판의 전면에 층간절연막을 형성한다. 상기 하부 전극이 노출되도록 상기 층간절연막을 평탄화한다. 상기 하부 전극 상에 커패시터 유전막을 개재하여 상부 전극을 형성한다. 본 발명에서 상기 상부 전극의 가장자리는 상기 하부 전극 주변의 층간절연막까지 오버행되도록 형성하는 것이 특징이다. 따라서, 커패시터의 상부 전극이 하부 전극과 중첩되지 않고 하부 전극 외곽으로 그 가장자리가 오버행된 구조를 가지기 때문에 상부 전극을 패터닝하는 과정에서 커패시터 유전막에 금속 잔유물이 부착되더라도 하부 전극과 상부 전극 사이의 누설 전류 경로가 형성되지는 않는다.
    MIM, 커패시터, 누설전류

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