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公开(公告)号：KR1020070045644A
公开(公告)日：2007-05-02
申请号：KR1020050102144
申请日：2005-10-28
Applicant: 삼성전자주식회사
IPC: G11C29/00 , H03K19/0175
Abstract: 반도체 소자의 반전/비반전 테스트 장치 및 그 방법이 개시되어 있다. 본 발명의 반전/비반전 테스트 장치는, n 개의 데이터 입출력 핀들; 상기 데이터 입출력 핀들 중 반전할 데이터 핀 군과 또는 비반전할 데이터 핀 군을 결정하기 위한 선택신호에 응답하여 해당 데이터 핀 군으로 반전/비반전 설정 상태를 나타내는 모드 선택 신호를 출력하는 모드 생성 회로; 및 상기 n개의 데이터 입출력 핀에 각각 연결되고, 상기 모드 선택 신호에 응답하여 상기 n 개의 데이터 입출력 핀의 신호를 반전시키거나 또는 비반전 통과시키는 데이터 반전/비반전 회로를 포함하여 구성된다. 따라서, 본 발명은 데이터 입출력군 별로 데이터 반전/비반전을 선택할 수 있는 모드가 지원되므로 데이터 인버전이 제공되는 반도체 소자 제품을 효과적으로 테스트할 수 있도록 해준다.
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公开(公告)号：KR1020050055805A
公开(公告)日：2005-06-14
申请号：KR1020030088825
申请日：2003-12-09
Applicant: 삼성전자주식회사
IPC: H01L21/66
Abstract: 크랙을 검출하기 위해 테스트 커맨드(test command)에 따라 제 1 레벨을 가지는 기준 신호가 발생된다. 제 2 레벨을 가지는 라인 신호가 반도체 칩에 형성된 라인 패스를 통해 패스된 1 레벨을 가지는 기준 신호를 이용함에 의해 발생된다. 상기 라인 신호는 상기 기준 신호와 비교된다. 그 결과, 상기 크랙의 발생에 대한 정보를 가지는 크랙 검출 신호가 발생된다. 반도체 칩이 상기 칩의 테두리를 따라 형성된 라인 패스를 포함하므로, 미세한 크랙이 정확하게 검출된다.
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公开(公告)号：KR1020140116649A
公开(公告)日：2014-10-06
申请号：KR1020130031487
申请日：2013-03-25
Applicant: 삼성전자주식회사
Abstract: According to an embodiment of the present invention, an operating method for a memory system which includes a memory device including a memory cell array of a plurality of memory cells and a memory controller include the steps in which the memory controller receives a training command from an external device; in which the memory controller transmits a training-refresh entrance command to the memory device in response to the received training command; in which the memory device carries out a training-refresh and an interface-training in response to the received training-refresh entrance command; in which the memory controller transmits a training-refresh terminating command to the memory device when the interface-training is completed; and in which the memory device terminates the training-refresh and the interface-training in response to the training-refresh terminating command.
Abstract translation: 根据本发明的一个实施例，一种存储系统的操作方法，包括包括多个存储单元的存储单元阵列的存储器件和存储器控制器，包括以下步骤：存储器控制器接收来自 外部设备; 其中所述存储器控制器响应于所接收的训练命令向所述存储器设备发送训练刷新入口命令; 其中所述存储装置响应于所接收的训练刷新入口命令执行训练刷新和接口训练; 其中所述存储器控制器在所述接口训练完成时向所述存储器件发送训练刷新终止命令; 并且其中存储器件响应于训练刷新终止命令终止训练刷新和接口训练。
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公开(公告)号：KR100586847B1
公开(公告)日：2006-06-07
申请号：KR1020030088825
申请日：2003-12-09
Applicant: 삼성전자주식회사
IPC: H01L21/66
Abstract: 크랙을 검출하기 위해 테스트 커맨드(test command)에 따라 제 1 레벨을 가지는 기준 신호가 발생된다. 제 2 레벨을 가지는 라인 신호가 반도체 칩에 형성된 라인 패스를 통해 패스된 1 레벨을 가지는 기준 신호를 이용함에 의해 발생된다. 상기 라인 신호는 상기 기준 신호와 비교된다. 그 결과, 상기 크랙의 발생에 대한 정보를 가지는 크랙 검출 신호가 발생된다. 반도체 칩이 상기 칩의 테두리를 따라 형성된 라인 패스를 포함하므로, 미세한 크랙이 정확하게 검출된다.
크랙, 반도체 칩-
公开(公告)号：KR100555572B1
公开(公告)日：2006-03-03
申请号：KR1020040072472
申请日：2004-09-10
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: 테스트 모드 세팅이 가능한 메모리 장치가 개시된다. 상기 메모리 장치는, 어드레스 신호 및 명령 신호의 조합에 따라 상기 메모리 장치의 테스트 모드 진입을 지시하는 테스트 모드 진입 신호(TMSET)를 발생시키기 위한 테스트 모드 진입 신호 발생부, 상기 테스트 모드 진입 신호에 응답하여, 테스트 모드에서 동작하는 메모리 장치의 동기를 위한 클록 신호인 테스트 모드 래치 클록 신호(TCLK) 및 테스트 모드 신호의 발생을 지시하는 테스트 모드 세팅 신호(PSET)를 출력하기 위한 입력 제어부, 및 상기 테스트 모드 세팅 신호에 응답하여, 상기 테스트 모드 래치 클록 신호에 동기하여 테스트 모드 신호를 순차적으로 발생시키기 위한 테스트 모드 신호 발생부를 포함한다.
메모리 장치, 테스트 모드Abstract translation: 公开了一种能够设置测试模式的存储器件。 的存储器装置，根据所述地址信号的组合，并且响应于测试模式进入信号产生单元，用于产生测试模式进入信号（TMSET）指示所述存储器设备的测试模式进入的测试模式进入信号的命令信号 测试模式下，所述闩锁时钟信号（TCLK）和输入控制单元，以及所述测试模式为用于指示测试模式信号的产生输出测试模式设定信号（PSET）是用于在测试模式下操作存储器装置的同步的时钟信号， 以及测试模式信号发生器，用于响应于设置信号，与测试模式锁存时钟信号同步地顺序产生测试模式信号。
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Patent Agency Ranking
公开(公告)号：KR101499176B1
公开(公告)日：2015-03-06
申请号：KR1020080032459
申请日：2008-04-08
Applicant: 삼성전자주식회사
IPC: G11C11/4076
CPC classification number: H03L7/06 , G11C7/22 , G11C7/222 , G11C2207/2254
Abstract: 클럭 신호의 위상 튜닝 방법 및 그 장치가 개시된다. 본 발명의 위상 튜닝 방법은 메인 클럭과 다른 주파수를 가지는 데이터 클럭 신호의 위상 튜닝 방법에 관한 것으로, 데이터 클럭 신호를 수신하여 메인 클럭의 주파수와 같도록 분주하여 분주 클럭 신호를 발생하고, 분주 클럭 신호를 미리 정해진 위상 간격으로 쉬프트하여 서로 다른 다위상의 분주 클럭 신호들을 생성하며, 다위상의 분주 클럭 신호들 각각을 메인 클럭의 위상과 비교하고 각 비교 결과에 기초하여, 위상 쉬프트양을 결정하는 코오스 튜닝 단계;와 결정된 위상 쉬프트양에 상응하는 위상 분주 클럭 신호와 메인 클럭의 위상을 비교하고, 비교 결과에 기초하여 데이터 클럭 신호의 위상을 미리 정해진 위상 스텝 단위로 조절하는 파인 튜닝 단계를 구비하여, 위상 튜닝 시간을 줄이는 효과가 있다.
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公开(公告)号：KR100827663B1
公开(公告)日：2008-05-07
申请号：KR1020060131054
申请日：2006-12-20
Applicant: 삼성전자주식회사
Abstract: A majority voter circuit and a semiconductor device are provided to reduce operation error generated when the number of high level data is equal to the number of low level data. A majority voter circuit comprises an input part and an amplification part. The input part receives each bit of input data with plural bits and input weight by being connected between a first node and a common node, and receives each bit of inverted data with plural bits and inverted input weight by being connected between a second node and the common node, and then generates voltage difference between the first node and the second node. The amplification part receives each bit of the data with plural bits and amplification weight by being connected between a first power supply voltage and the first node, and receives each bit of inverted data with plural bits and inverted amplification weight by being connected between the first power supply voltage and the second node, and then amplifies voltage difference between the first node and the second node. The majority voter circuit votes majority and outputs a selection signal by comparing the number of bits having the value of 0 with the number of bits having the value of 1.
Abstract translation: 提供多数选举电路和半导体器件以减少当高电平数据的数量等于低电平数据的数量时产生的操作错误。 多数选民电路包括输入部分和放大部分。 输入部分通过连接在第一节点和公共节点之间接收具有多个比特和输入权重的每个比特的输入数据，并且通过连接在第二节点和第二节点之间来接收具有多个比特和反相输入权重的反相数据的每个比特 公共节点，然后在第一节点和第二节点之间产生电压差。 放大部分通过连接在第一电源电压和第一节点之间而以多位和放大权重接收数据的每一位，并且通过连接在第一电源和第一电源之间来接收具有多个位的反相数据和反相放大权重的每一位 电源电压和第二节点，然后放大第一节点和第二节点之间的电压差。 大多数选民电路多数投票，并通过将具有值0的比特数与具有值1的比特数进行比较来输出选择信号。
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公开(公告)号：KR100735758B1
公开(公告)日：2007-07-06
申请号：KR1020060059684
申请日：2006-06-29
Applicant: 삼성전자주식회사
Abstract: A majority voter circuit, a data bus inversion circuit and a semiconductor device are provided to enable robust circuit design with reduced operation errors due to impedance mismatch with an external device by comparing an odd number of bits except a fixed number of bits in data. An input part is connected between a common node and each of a first node and a second node, and generates voltage difference between the first node and the second node by receiving data of an odd number of bits and inverted data of an odd number of bits. An amplification part is connected between a first power supply voltage and the first node and the second node, and senses and amplifies the voltage difference between the first node and the second node, and outputs a selection signal by performing majority voting by comparing the number of bits having "0" with the number of bits having "1".
Abstract translation: 提供大多数选举器电路，数据总线倒置电路和半导体器件以通过比较除了固定数量的比特以外的奇数比特来实现鲁棒的电路设计，由于与外部器件的阻抗不匹配而减少了操作错误。 输入部分连接在公共节点与第一节点和第二节点中的每一个之间，并且通过接收奇数比特的数据和奇数比特的反转数据来在第一节点和第二节点之间产生电压差 。 放大部件连接在第一电源电压与第一节点和第二节点之间，并且感测和放大第一节点和第二节点之间的电压差，并且通过比较第一节点和第二节点之间的电压差来执行多数投票来输出选择信号 具有“0”的位 其中位的数量为“1”。
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公开(公告)号：KR100648490B1
公开(公告)日：2006-11-27
申请号：KR1020050097377
申请日：2005-10-17
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: A test circuit and method of a semiconductor memory device, and a semiconductor memory device including the same are provided to perform accurate test even when all bits of test data are inverted, by performing even bit data reading and odd bit data reading at the same time only by using one pattern in a high speed clock test mode. A data comparator(120) compares a first output data with a second output data outputted from an output buffer circuit, and generates a comparison signal by determining whether the logic states of the first and second output data are equal. A signal alignment unit(130) generates a plurality of test signals by aligning the first output data and the comparison signal in response to a clock signal, and the test signals are divided into even bit test data, odd bit test data, even bit comparison test data and odd bit comparison test data.
Abstract translation: 提供半导体存储器件的测试电路和方法，以及包括该测试电路和方法的半导体存储器件，以通过同时执行偶数位数据读取和奇数位数据读取，即使在测试数据的所有位被反转时也执行精确测试 仅在高速时钟测试模式下使用一种模式。 数据比较器（120）将第一输出数据与从输出缓冲器电路输出的第二输出数据进行比较，并且通过确定第一和第二输出数据的逻辑状态是否相等来产生比较信号。 信号对齐单元（130）通过响应于时钟信号对准第一输出数据和比较信号来产生多个测试信号，并且测试信号被分成偶数位测试数据，奇数位测试数据，偶数位比较 测试数据和奇数比较测试数据。
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公开(公告)号：KR1020140116650A
公开(公告)日：2014-10-06
申请号：KR1020130031488
申请日：2013-03-25
Applicant: 삼성전자주식회사
Abstract: According to an embodiment of the present invention, a memory system includes a memory device including a memory cell array including a plurality of memory cells; and a memory controller controlling the memory device. The memory controller receives a deep self-refresh command from an external device and transmits a deep self-refresh entrance command in response to the received deep self-refresh command. The memory device adjusts substrate voltage provided to a substrate of the memory cell array in response to the deep self-refresh entrance command and word line voltage provided to a word line connected to the memory cell array and carries out self-refresh based on the adjusted substrate voltage and the word line voltage.
Abstract translation: 根据本发明的一个实施例，一种存储器系统包括一个存储器件，它包括一个包括多个存储单元的存储单元阵列; 以及控制存储器件的存储器控制器。 存储器控制器从外部设备接收深度自刷新命令，并响应于接收的深度自刷新命令发送深度自刷新入口命令。 存储装置响应于深度自刷新入口命令和提供给连接到存储单元阵列的字线的字线电压来调整提供给存储单元阵列的衬底的衬底电压，并且基于经调整的 基板电压和字线电压。
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