公开(公告)号：KR100487506B1

公开(公告)日：2005-08-12

申请号：KR1019980000985

申请日：1998-01-15

Applicant: 삼성전자주식회사

Inventor： 김창규

IPC: H01L21/302

Abstract: 본 발명은 더미 패턴 형성에 의해 층간 절연막 상의 단차를 줄이는 반도체 메모리 집적 회로 제조 방법을 개시한다. 본 발명의 방법은 반도체 메모리 기판 상에 비트 라인을 형성시, 실제 회로 동작과 무관한 더미 패턴들을 상기 비트 라인들 사이에 더 형성하는 단계와, 비트 라인 및 더미 패턴을 포함한 기판 위에 층간 절연막을 형성하는 단계와, 열처리 공정을 수행하여 상기 층간 절연막을 평탄화 및 고밀화시키는 단계를 포함한다. 본 발명에 따르면, 별도의 평탄화 공정을 도입하지 않고도 층간 절연막 상의 단차를 줄여, 사진 공정시의 해상도를 향상시킴으로써 반도체 제조 공정의 수율을 향상시킬 수 있다.

公开(公告)号：KR1020020066569A

公开(公告)日：2002-08-19

申请号：KR1020010006814

申请日：2001-02-12

Applicant: 삼성전자주식회사

Inventor： 김창규

IPC: H01L27/108

Abstract: PURPOSE: A method for forming a storage node of a semiconductor device is provided to improve a characteristic of a contact resistance between a storage node contact plug and a storage node. CONSTITUTION: An isolation region(202) is formed on a substrate(200). A transistor including a source(208a), a drain(208b), and a gate electrode(206) is formed thereon. A gate oxide layer(204) is formed between the gate electrode(206) and the substrate(200). The first interlayer dielectric(210) is formed thereon. A bit line contact hole is formed by patterning the first interlayer dielectric(210). A bit line is formed on the first interlayer dielectric(210). The second interlayer dielectric is formed on the bit line and the first interlayer dielectric(210). A storage node contact hole(221) is formed by patterning the second interlayer dielectric and the first interlayer dielectric(210). A contact plug(222) is formed thereon. A sacrificial oxide layer is formed on the contact plug(222). A storage node opening is formed by patterning the contact plug(222) and an oxide layer. A conductive material(228) is formed along the storage node opening on the sacrificial oxide layer. An insulating layer is formed on the conductive material(228). A storage node is formed by etching the insulating layer and the conductive material(228).

Abstract translation: 目的：提供一种用于形成半导体器件的存储节点的方法，以改善存储节点接触插头和存储节点之间的接触电阻的特性。 构成：在衬底（200）上形成隔离区（202）。 在其上形成包括源极（208a），漏极（208b）和栅极电极（206）的晶体管。 在栅电极（206）和衬底（200）之间形成栅氧化层（204）。 第一层间电介质（210）形成在其上。 通过图案化第一层间电介质（210）形成位线接触孔。 在第一层间电介质（210）上形成位线。 第二层间电介质形成在位线和第一层间电介质（210）上。 存储节点接触孔（221）通过图案化第二层间电介质和第一层间电介质（210）而形成。 在其上形成接触插塞（222）。 牺牲氧化物层形成在接触插塞（222）上。 存储节点开口通过图案化接触插塞（222）和氧化物层而形成。 沿着牺牲氧化物层上的存储节点开口形成导电材料（228）。 绝缘层形成在导电材料（228）上。 通过蚀刻绝缘层和导电材料（228）形成存储节点。

公开(公告)号：KR100269274B1

公开(公告)日：2000-12-01

申请号：KR1019920015280

申请日：1992-08-25

Applicant: 삼성전자주식회사

Inventor： 김창규 ,  최지현 ,  정우인 ,  이명범

IPC: H01L21/302

Abstract: PURPOSE: A method for planarizing an interlayer dielectric is provided to prevent a conductive characteristic of a conductive wire from being oxidized and degraded in a planarization process of the interlayer dielectric, and to improve a flow characteristic of the interlayer dielectric. CONSTITUTION: A thin silicon layer is deposited on a substrate where a conductive wire or conductive layer is formed. An interlayer dielectric is deposited. The conductive wire or conductive layer is planarized while the conductive wire or conductive layer is not oxidized.

Abstract translation: 目的：提供一种用于平坦化层间电介质的方法，以防止导电丝的导电特性在层间电介质的平坦化工艺中被氧化和劣化，并且改善层间电介质的流动特性。 构成：在形成导线或导电层的基板上沉积薄硅层。 沉积层间电介质。 导电线或导电层被平坦化，而导线或导电层未被氧化。

公开(公告)号：KR100240879B1

公开(公告)日：2000-01-15

申请号：KR1019970019115

申请日：1997-05-17

Applicant: 삼성전자주식회사

Inventor： 김창규 ,  최지현 ,  홍석지

IPC: H01L21/302

CPC classification number: H01L21/31055

Abstract: 본 발명은 반도체 장치의 제조 공정에서 사용되는 층간절연막을 평탄화할 수 있는 반도체 장치의 평탄화 방법에 관한 것으로, 반도체 장치의 평탄화 방법은, 제 1 영역들이 그 자신과 인접한 제 2 영역들 보다 상대적으로 높은 단차를 갖도록 형성된 반도체 기판을 준비하는 공정과, 제 1 영역들을 포함하여 제 2 영역들 상에 제 1 및 제 2 절연막을 순차적으로 형성하는 공정과, 제 1 영역들의 상부 에지 부분의 제 1 절연막이 소정 부분 노출되도록 제 1 영역들의 상부 에지 부분의 제 1 및 제 2 절연막을 식각하는 공정과, 제 1 절연막을 포함하여 제 2 절연막 상에 제 3 절연막을 형성하되, 제 2 절연막은 제 1 및 제 3 절연막 보다 상대적으로 높은 식각비를 갖는 공정과, 제 1 절연막의 상부 표면이 노출되도록 제 3 및 제 2 절연막을 습식 식각하는 공정을 포함한� �. 이와 같은 방법에 의해서, 반도체 장치의 절연막을 평탄화할 수 있고, 따라서, CMP 공정을 수행함에 따라 발생되는 디싱 현상 및 연마제에 의한 반도체 장치의 오염, 그리고 파티클 등의 문제점을 해결할 수 있다.

公开(公告)号：KR100234416B1

公开(公告)日：1999-12-15

申请号：KR1019970020989

申请日：1997-05-27

Applicant: 삼성전자주식회사

Inventor： 김창규 ,  백민수 ,  최지현

IPC: H01L21/76

Abstract: 본 발명의 반도체 장치의 소자분리방법은 반도체 기판 상에 후에 형성되는 제1 절연막 내지 제3 절연막 보다 식각 속도가 빠른 물질막을 형성한 후, 상기 물질막 및 기판을 이방성식각하여 트렌치 영역, 제1 액티브 영역 및 상기 제1 액티브 영역보다 폭이 좁은 제2 액티브 영역을 형성한다. 이어서, 증착과 식각이 동시에 진행할 수 있는 플라즈마 CVD(chemical vapor deposition)법을 이용하여 상기 트렌치영역를 매립하는 제1 절연막과, 상기 제1 액티브 영역 상에 제2 절연막과, 상기 제2 액티브 영역 상에 삼각형 형태의 제3 절연막을 형성한다. 다음에, 상기 제1 절연막, 제2 절연막 및 제3 절연막을 식각하여 상기 물질막의 표면을 노출 시킨 후, 상기 제1 내지 제3 절연막보다 식각속도가 빠른 물질막을 리프트오프방법을 이용하여 식각함으로써 상기 제3 절연막 및 제2 절연막을 제거하는 단계를 포함한다.

公开(公告)号：KR100234370B1

公开(公告)日：1999-12-15

申请号：KR1019970006242

申请日：1997-02-27

Applicant: 삼성전자주식회사

Inventor： 김창규 ,  홍석지

IPC: H01L21/302

Abstract: 반도체 기판상에 소정 패턴을 형성하고, 상기 결과물상에 제1 절연막을 형성하고, 상기 제1 절연막의 단차가 높은 영역상에만 선택적으로 친수성막(hydrophilic layer)을 형성한 후, 상기 결과물상에 소수성(hydrophobicity)을 띠는 유기계 절연 물질을 이용하여 제2 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 평탄화 방법이 개시된다.
본 발명에 의하면, 반도체 장치의 글로벌 평탄화를 달성할 수 있다.

公开(公告)号：KR100175021B1

公开(公告)日：1999-04-01

申请号：KR1019950037774

申请日：1995-10-28

Applicant: 삼성전자주식회사

Inventor： 김창규

IPC: H01L21/304

Abstract: 화학 기계적 연마(CMP) 공정 후의 오염 제거방법에 대하여 기재하고 있다. 본 발명은 반도체 소자 제조방법 중 화학 기계적 연마(CMP) 후의 오염 제거방법에 있어서, 스핀 스크러버(Spin Scrubber)공정 이후에 건식식각에 의한 세정공정을 구비하는 것을 특징으로 하는 오염 제거방법을 제공한다. 따라서, 본 발명에 의하면 CMP 공정 후의 오염 제거방법에 있어서, 오염물질의 재흡착을 방지할 수 있을 뿐만 아니라, 금속층의 부식을 방지할 수 있다.

公开(公告)号：KR1019990012278A

公开(公告)日：1999-02-25

申请号：KR1019970035619

申请日：1997-07-28

Applicant: 삼성전자주식회사

Inventor： 김창규 ,  홍석지

IPC: H01L21/28

Abstract: 반도체 장치의 배선 형성 방법을 개시한다. 본 발명은 반도체 기판 상에 제1도전층 패턴을 형성하고, 제1도전층 패턴을 노출시키는 콘택홀(contact hole)을 가지며, 제1도전층 패턴을 뒤덮으며 국부적(local)으로 평탄화되는 절연층 패턴을 형성한다. 이어서, 절연층 패턴 상에 콘택홀을 채우는 제2도전층을 형성한다. 다음에, 제2도전층의 전면을 소프트 패드(soft pad)를 사용하는 화학적 기계적 연마(chemical vapour deposition) 방법으로 평탄화하여, 콘택홀을 채우는 콘택(contact)을 형성한다. 연이어, 콘택에 접촉하는 제3도전층을 형성한다.

公开(公告)号：KR1019990010537A

公开(公告)日：1999-02-18

申请号：KR1019970033340

申请日：1997-07-16

Applicant: 삼성전자주식회사

Inventor： 김창규 ,  최지현

IPC: H01L21/28

Abstract: 본 발명은 절연막 및 도전막의 평탄화를 동시에 수행할 수 있는 반도체 장치의 콘택 플러그 형성 및 절연막 평탄화 방법에 관한 것으로, 셀 영역과, 상기 도전막 패턴이 형성되지 않은 스페이스 영역을 갖는 반도체 기판상에 절연막층을 형성하는 공정과, 상기 절연막층상에 제 1 층간절연막을 형성하는 공정과, 상기 제 1 층간절연막을 식각 하는 공정과, 상기 스페이스 영역에 상기 제 1 층간절연막이 소정 두께로 남고, 상기 제 1 층간절연막을 포함하여 반도체 기판상에 제 2 층간절연막을 형성하는 공정과, 상기 제 2 층간절연막은 평탄화된 상부 표면을 갖고, 상기 셀 영역의 도전막 패턴 사이의 반도체 기판이 노출되도록 상기 제 2 층간절연막을 식각 하여 콘택홀을 형성하는 공정과, 상기 콘택홀을 포함하여 반도체 기판상에 도전막을 형성하되, 상기 � ��택홀이 오버필 되도록 하는 공정과, 상기 도전막 및 상기 제 2 층간절연막을 단일 평탄화 공정으로 식각 하여 콘택 플러그를 형성하는 공정을 포함한다. 이와 같은 반도체 장치의 제조 방법에 의해서, 절연막과 도전막을 한 번의 평탄화 공정으로 동시에 평탄화시킬 수 있고, 콘택 단차를 줄일 수 있으며, 절연막의 평탄화 두께를 줄일 수 있다.

公开(公告)号：KR100151051B1

公开(公告)日：1998-12-01

申请号：KR1019950013955

申请日：1995-05-30

Applicant: 삼성전자주식회사

Inventor： 김창규 ,  정우인

IPC: H01L21/76

CPC classification number: H01L21/76224

Abstract: 신규한 반도체장치의 절연막 형성방법이 개시되어 있다. 반도체기판 상에 제1 물질층 및 제2 물질층을 형성한 후, 상기 제2 물질층을 식각하여 상기 제1 물질층의 소정 부위를 노출시킨다. 상기 결과물 전면에 하지의존성을 가진 절연막을 증착한 후, 상기 절연막을 전면 식각한다. 배선간 또는 소자간의 스페이서 영역에 선택적으로 두꺼운 절연막을 형성할 수 있으므로 보이드가 발생하지 않는다.