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公开(公告)号：KR1019940013837A
公开(公告)日：1994-07-16
申请号：KR1019920023718
申请日：1992-12-09
Applicant: 삼성전자주식회사
Inventor： 남병덕
IPC: B41J2/435
Abstract: 프린팅 데이터 입력단자, 클럭단자, 래치단자, 스트로브 단자를 가지고 있으며, 상기 데이터 입력단자로 입력되는 프린팅 데이터를 상기 클럭단자로 입력되는 클럭에 의해 시프트하여 래치하고, 상기 스트로브 단자로 입력되는 신호에 응답하여 상기 래치된 데이터를 감광드럼에 노광시키는 LED 헤드를 가지는 프린터에의 계조 표현방법에 관한 것이다. 상기의 방법하기와 같은 동작의 수행에 의해 실행된다. 계조 모드 프린팅 신호의 입력에 응답하여 라인동기신호 HSYNC와 서브동기신호 DSYNC 및 상기 LED 헤드로 래치클럭 LT를 출력한다. 그리고 상기 서브동기신호 DSYNC의 입력에 응답하여 미리 결정된 수의 비디오 클럭 CLOCK을 발생함과 동시에 상기 서브동기신호 DSYNC와 상기 비디오 클럭 CLOCK에 동기한 일 라인 데이터 PD를 상기 LED 헤드로 출력한다. 상기 서브동기신호 DSYNC의 한 주기내에서 발생되는 상기의 래치클럭 LT를 카운트하여 제1, 제2, 제3, 제4인에이블 신호 M0∼M3를 발생하고, 상기 발생된 제1인에이블 신호 M0의 입력에 응답하여 주기의 듀레이션이 서로 다른 제1, 제2, 제3스트로브 펄스 T0∼T2를 발생한다. 그리고, 상기 발생된 상기 제2, 제3, 제4인에이블 신호 Ml∼M3와 상기 제1, 제2, 제3스트로브 펄스 T0-T2를 논리 조합하여 계조 모드에 대응한 스트로브 펄스를 상기 LED 헤드의 스트로브 단자로 드라이브하여 상기 계조 모드에 따른 노광량을 결정한다.
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Patent Agency Ranking
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公开(公告)号：KR1019890002583B1
公开(公告)日：1989-07-19
申请号：KR1019860008330
申请日：1986-10-04
Applicant: 삼성전자주식회사
IPC: G11C7/00
Abstract: The circuit with low speed DRAM writes the high speed sampled data with time division method, which enables the computer to access the buffer memory during reproducing the data to the monitor. The circuit includes the first conversion unit (SFT2) for generating the parallel data, the buffer memory units. (DRAM0-DRAM7), the second conversion unit (SFT2) for providing the serial data, a control circuit for generating control signals for time division, and a selection unit for the buffer memory access.
Abstract translation: 具有低速DRAM的电路使用时分方法写入高速采样数据，使计算机在将数据再现到监视器时能够访问缓冲存储器。 该电路包括用于产生并行数据的第一转换单元（SFT2），缓冲存储器单元。 （DRAM0-DRAM7），用于提供串行数据的第二转换单元（SFT2），用于产生时分的控制信号的控制电路和用于缓冲存储器访问的选择单元。
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