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公开(公告)号：KR1020100049758A
公开(公告)日：2010-05-13
申请号：KR1020080108718
申请日：2008-11-04
Applicant: 삼성전자주식회사
Abstract: PURPOSE: A voltage booster circuit and a semiconductor device including the same are provided to enable the miniaturization of a circuit by considerably reducing the size of a capacitor. CONSTITUTION: A first voltage booster circuit(10) boosts an external supply voltage to a first voltage. A second voltage booster circuit(20) boosts the first voltage outputted from the first voltage booster circuit to a second voltage. The first voltage booster circuit comprises a pre charge circuit(11), a pumping circuit(15), and a switching circuit(14). The pre charge circuit pre-charges the voltage of the node to the external supply voltage in response to the pre charge signal.
Abstract translation: 目的：提供升压电路和包括该升压电路的半导体器件，以通过显着地减小电容器的尺寸来实现电路的小型化。 构成：第一升压电路（10）将外部电源电压升高到第一电压。 第二升压电路（20）将从第一升压电路输出的第一电压升压到第二电压。 第一升压电路包括预充电电路（11），泵浦电路（15）和开关电路（14）。 预充电电路响应于预充电信号将节点的电压预充电到外部电源电压。
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公开(公告)号：KR1020070022555A
公开(公告)日：2007-02-27
申请号：KR1020050076985
申请日：2005-08-22
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: 본 발명은 반도체 메모리 장치의 기입 성능 테스트 장치로서 모드 등록 설정 데이터를 이용하여 기입 시간(Last data
- in to Row
- Precharge) 파라메타를 악화시키도록 조정하여서 기입 실패를 검출하는 반도체 메모리 장치를 공개한다. 그 장치는 한쌍의 비트라인들, 한쌍의 P-및 N-센스 증폭기들, 기입 구동 장치등을 갖는 반도체 메모리 장치에 있어서, 외부 입력장치로부터 입력 데이터를 받아 소정의 데이터를 비트라인상으로 출력하고 테스트 모드시에 모드 등록 장치로부터 발생되는 제1 등록 모드 설정 데이터를 응하여 구동되는 그의 구동 능력이 정상 모드시에 외부 입력장치로부터 소정의 입력 데이터를 받아 구동되는 그의 구동 능력보다 저하되는 기입 구동 장치, 비트라인들에 교차 접속되고 테스트 모드시에 제2 모드 등록 설정 데이터에 응하여 그를 이루는 상기 P-및 N-센스 증폭기들이외의 제1 나머지의 MOS트랜지스터들의 동작에 의하여 감지되는 그의 센싱 능력이 정상 모드시에 상기 비트라인들의 전위의 레벨을 감지하는 그의 센싱 능력보다 저하되는 센스 증폭 장치 및, � ��스트 모드시에만 모드 등록 장치로부터 발생되는 소정의 제3 모드 등록 설정 데이터에 응하여 테스트 모드시의 P-및 N-센스 증폭기들의 센싱 능력이 정상 모드시의 P-및 N-센스 증폭기들의 센싱 능력보다 저하시키도록 하는 셀 어레이 전압 발생 구동 장치를 포함하여 반도체 장치의 기입 성능 테스트 시간을 단축시킬 수 있고 실온 하에서 반도체 메모리 장치의 동작 성능을 사전에 검출할 수 있도록 한다.-
公开(公告)号：KR100464435B1
公开(公告)日：2004-12-31
申请号：KR1020020069353
申请日：2002-11-08
Applicant: 삼성전자주식회사
Inventor： 남정식
IPC: G11C5/14
CPC classification number: G05F1/46
Abstract: A half voltage generator includes input buffer unit that receives an input voltage and outputs control voltage and a reference voltage using a power supply voltage, and a voltage division unit that divides the power supply voltage in half and outputs the half power supply voltage in response the control voltage and reference voltage. A current mirror receives the reference voltage unit and current limits the operation of an output buffer unit, which is controlled by an output voltage of the voltage division unit to output the half power supply voltage. A push-pull driving unit is controlled by the output voltage of the output buffer unit to output the half power supply voltage, which has an improved current driving capacity, as a final output voltage.
Abstract translation: 半电压发生器包括：输入缓冲器单元，其接收输入电压并且使用电源电压来输出控制电压和参考电压;以及分压单元，其将电源电压分成两半，并且输出半电源电压以响应 控制电压和参考电压。 电流镜接收参考电压单元，并且电流限制输出缓冲单元的操作，输出缓冲单元由分压单元的输出电压控制以输出半电源电压。 推挽驱动单元由输出缓冲单元的输出电压控制，以输出具有改善的电流驱动能力的半电源电压作为最终输出电压。
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公开(公告)号：KR1020080077799A
公开(公告)日：2008-08-26
申请号：KR1020070017449
申请日：2007-02-21
Applicant: 삼성전자주식회사
Abstract: A method and an apparatus for controlling a back bias using a CAS latency are provided to reduce current consumption of a semiconductor memory device by lowering a threshold voltage at a high operation frequency. An apparatus for controlling a back bias using a CAS latency includes a CAS(Column Address Strobe) latency control block(120), a bulk power supply(140), and at least one bulk bias line(146). The CAS latency control block generates a CAS latency signal corresponding to an operation frequency of a system. The bulk power supply determines a bulk voltage, which is applied on transistors in an external logic circuit, based on the CAS latency signal, and outputs the bulk voltage. The bulk bias line applies the bulk voltage to the transistors in the logic circuit.
Abstract translation: 提供了一种使用CAS等待时间来控制背偏的方法和装置，以通过降低高操作频率的阈值电压来减少半导体存储器件的电流消耗。 使用CAS延迟来控制反向偏置的装置包括CAS（列地址选通）等待时间控制块（120），大容量电源（140）和至少一个体偏置线（146）。 CAS等待时间控制块产生对应于系统的操作频率的CAS等待时间信号。 大容量电源基于CAS等待时间信号确定施加在外部逻辑电路中的晶体管上的体电压，并输出体电压。 体偏置线将体电压施加到逻辑电路中的晶体管。
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公开(公告)号：KR100691374B1
公开(公告)日：2007-03-12
申请号：KR1020060006186
申请日：2006-01-20
Applicant: 삼성전자주식회사
IPC: H01L21/02
Abstract: A digital temperature detecting circuit in a semiconductor memory device with controllable offset data is provided to control easily the offset data by inputting input data. A digital temperature generation unit senses internal temperature of a semiconductor device and converts the sensed temperature to recognition data of recognition data codes. The recognition data have a self-response interval. An offset shifting unit(300) shifts the recognition data of the recognition data codes to standard data of standard data codes by using the offset data. An offset generation unit generates offset data according to an external control.
Abstract translation: 提供具有可控偏移数据的半导体存储器件中的数字温度检测电路，以通过输入输入数据容易地控制偏移数据。 数字温度产生单元感测半导体器件的内部温度并将感测到的温度转换为识别数据代码的识别数据。 识别数据具有自我响应间隔。 偏移移位单元（300）通过使用偏移数据将识别数据代码的识别数据转换为标准数据代码的标准数据。 偏移量生成单元根据外部控制生成偏移量数据。
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Patent Agency Ranking
公开(公告)号：KR1020040040966A
公开(公告)日：2004-05-13
申请号：KR1020020069353
申请日：2002-11-08
Applicant: 삼성전자주식회사
Inventor： 남정식
IPC: G11C5/14
CPC classification number: G05F1/46
Abstract: PURPOSE: A low power half voltage generator is provided which has low power consumption and is stable and has a rapid response feature as to the environmental variation of process, voltage, temperature and load. CONSTITUTION: An input buffer part(310) outputs a control voltage and a reference voltage from a power supply voltage by receiving a voltage. A voltage divider part(320) divides the power supply voltage into a half in response to the control voltage and the reference voltage. A current mirror part(330) operates as a current mirror by receiving the reference voltage. An output buffer part(340) outputs a half-voltage of the power supply voltage by being controlled by an output voltage of the voltage divider part. And a push-pull driver part(350) is controlled by the output voltage of the output buffer part, and outputs the half-voltage of the power supply voltage whose current driving capability is increased.
Abstract translation: 目的：提供低功耗半电压发生器，功耗低，稳定，对工艺，电压，温度和负载环境变化具有快速响应特性。 构成：输入缓冲器部分（310）通过接收电压从电源电压输出控制电压和参考电压。 分压器部分（320）响应于控制电压和参考电压将电源电压分成一半。 电流镜部分（330）通过接收参考电压作为电流镜来操作。 输出缓冲器部分（340）通过由分压器部分的输出电压控制输出电源电压的半值电压。 并且推挽驱动器部分（350）由输出缓冲器部分的输出电压控制，并且输出当前驱动能力增加的电源电压的半值电压。
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公开(公告)号：KR100631929B1
公开(公告)日：2006-10-04
申请号：KR1020050012300
申请日：2005-02-15
Applicant: 삼성전자주식회사
Abstract: 각각의 단위 메모리 셀이 행과 열의 교차점에 매트릭스 형태로 연결된 메모리 셀 어레이를 가지는 반도체 메모리 장치가 개시된다. 그러한 반도체 메모리 장치는 상기 단위 메모리 셀의 행 또는 열을 선택하기 위한 디코더와; 상기 디코더에 의해 선택되는 메모리 셀이 상기 메모리 셀 어레이 내의 어느 곳에 위치하는가에 따라 상기 행 또는 컬럼에 인가되어질 활성화 신호의 딜레이를 조절하여 단위 메모리 셀의 셀 어레이 내 위치에 관계없이 억세스 타임이 실질적으로 동일하도록 하는 신호 딜레이 조절부를 구비한다. 그리하여, 본 발명은 신호 딜레이 조절부를 구비한 반도체 메모리 장치를 제공함으로써 메모리 셀 어레이에 별도로 부가되는 라인의 증가없이 메모리 셀에의 억세스 신호 딜레이 또는 신호 스큐를 줄일 수 있는 효과를 갖는다.
반도체 메모리, 억세스 타임, 로딩 커패시턴스, 신호 스큐-
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公开(公告)号：KR1020060001775A
公开(公告)日：2006-01-06
申请号：KR1020040072371
申请日：2004-09-10
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/812 , G11C29/785 , G11C29/787
Abstract: 결함 메모리 셀을 구제하기 위해 리던던시 프로그램에 사용되는 퓨즈들의 개수를 감소 또는 최소화하고 퓨즈 커팅작업의 효율도 개선할 수 있는 리던던시 프로그램 회로가 개시되어 있다. 그러한 반도체 메모리 장치에서의 리던던시 프로그램 회로의 예는, 동작 인에이블 신호를 생성하는 마스터 퓨즈부와; 제1-제M 제어신호페어(여기서 M은 2이상의 자연수)를 퓨즈들로써 생성하는 제어 퓨즈부와; 2
n 비트(여기서 n은 2이상의 자연수)단위로 인가되는 디코딩 어드레스의 신호비트들 중 절반의 신호비트들이 갖는 논리 상태를, 상기 제1-제M 제어신호페어 중 대응되는 제어신호페어에 응답하여, 상기 절반의 신호비트들에 대응된 수만큼의 출력단들로 각기 출력하는 제1 멀티플렉싱부; 및 상기 동작 인에이블 신호가 활성화되는 경우에 상기 제1-제M 제어신호페어 중 상기 제1 멀티플렉싱부에 인가되지 아니한 나머지 제어신호페어에 응답하여, 상기 절반의 신호비트들을 종속적으로 반감함에 의해, 최종적으로 얻어진 1비트가 갖는 논리상태를 프로그램 출력단으로 전달하는 제2 멀티플렉싱부를 구비한다. 본 발명에 따르면, 사용되는 퓨즈들의 개수가 감소 또는 최소화되므로 칩 내에서의 점유면적이 감소되고 리페어 작업시간이 단축된다.
반도체 메모리 장치, 리던던시 프로그램, 퓨즈 박스, 리던던시 인에이블-
10.发明公开감지 증폭 입력 신호를 부스팅하여 데이터 독출 성능을개선한 반도체 메모리 장치의 입출력 라인 구동회로 및 그방법 无效半导体存储器的输入/输出线路驱动电路使用增强型放大器输入信号增强数据读取性能及其方法
公开(公告)号：KR1020050038839A
公开(公告)日：2005-04-29
申请号：KR1020030074122
申请日：2003-10-23
Applicant: 삼성전자주식회사
Inventor： 남정식
IPC: G11C7/00
Abstract: 감지 증폭 입력 신호를 부스팅하여 데이터 독출 성능을 개선한 반도체 메모리 장치의 입출력 라인 구동회로 및 그 방법이 개시된다. 상기 반도체 메모리 장치의 입출력 라인 구동회로는 입출력 라인의 감지 증폭 입력 신호를 부스팅하여 입출력 라인 감지 증폭기의 동작 특성을 최대한 보장함으로써, 데이터 독출 성능을 개선한다. 또한, 이와 같이 입출력 라인의 신호를 부스팅하는 부스팅 회로의 이용은 프리차징 회로의 사이즈를 작게 해도 안정적인 동작 특성을 나타내므로, 회로 설계상 전체적인 레이아웃(layout) 면적이 감소되어, 칩 사이즈를 작게 하는 효과가 있다.
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